第4部分組合邏輯電路

第4章組合邏輯電路

數(shù)字系統(tǒng)是由具有各種功能的邏輯部件組成的,這些邏輯部件按照工作特點(diǎn)和其結(jié)構(gòu)可以分為兩類：一類是組合邏輯電路,簡(jiǎn)稱組合電路；一類是時(shí)序邏輯電路,簡(jiǎn)稱時(shí)序電路.在組合邏輯電路中,電路任一時(shí)刻的輸出僅僅取決于該時(shí)刻電路的輸入信號(hào),而與電路該時(shí)刻前的輸出無(wú)關(guān).從電路結(jié)構(gòu)上看,組合邏輯電路是由各種門電路構(gòu)成的,只有從輸入到輸出的通路,沒(méi)有從輸出到輸入的反饋回路,電路中也不存在存儲(chǔ)部件.本章主要介紹組合邏輯電路及其VHDL語(yǔ)言描述.1第4章組合邏輯電路

圖4-1是一個(gè)多輸出、多輸出的組合邏輯電路框圖,圖中X1,X2,…,Xn表示輸入變量,F1,F2,…,Fn表示輸出邏輯函數(shù).組合電路的輸出信號(hào)可以用輸入信號(hào)的函數(shù)式表示：圖4-1組合邏輯電路框圖24.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)4.1.1組合邏輯電路的分析組合邏輯電路的分析就是根據(jù)已知的邏輯電路圖,找出組合邏輯電路的輸出信號(hào)和輸入信號(hào)之間的關(guān)系,最后總結(jié)出其功能的過(guò)程.組合邏輯電路的分析步驟：〔1〕根據(jù)給定的邏輯電路圖,從輸入到輸出逐級(jí)推導(dǎo),寫出輸出信號(hào)的邏輯函數(shù)表達(dá)式.〔2〕在需要時(shí),利用公式法或卡諾圖法對(duì)邏輯函數(shù)表達(dá)式進(jìn)行化簡(jiǎn).〔3〕由化簡(jiǎn)后的函數(shù)表達(dá)式列出電路真值表,或畫出電路的工作波形圖.〔4〕歸納總結(jié)電路的邏輯功能.根據(jù)上面的分析步驟,可得出組合電路的分析過(guò)程,34.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)[例4-1]分析如圖所示電路的邏輯功能,要求寫出邏輯表達(dá)式,列出真值表.解：由圖寫出邏輯表達(dá)式為

根據(jù)邏輯表達(dá)式列出真值表如表4-1,由表看出當(dāng)AB=00或11時(shí),F2=1,其他輸出為0；當(dāng)AB=01時(shí),F1=1,其他輸出為0；當(dāng)AB=10時(shí),F3=1,其他輸出為0.該電路實(shí)現(xiàn)了一位比較器的功能,F1表示A<B,F2表示A=B,F3表示A>B.44.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)[例4-2]分析如圖4-4所示的邏輯電路,要求寫出邏輯表達(dá)式,列出真值表解：由圖4-4寫出邏輯表達(dá)式為：54.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)4.1.2組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)是分析的逆過(guò)程,它要求根據(jù)給定的邏輯功能,設(shè)計(jì)出能夠?qū)崿F(xiàn)該邏輯功能的邏輯電路.組合邏輯電路的設(shè)計(jì)步驟如下：〔1〕根據(jù)以文字或其它形式所描述的邏輯命題,分析其中的因果關(guān)系,將設(shè)計(jì)問(wèn)題轉(zhuǎn)化成邏輯問(wèn)題.列出輸入、輸出變量并進(jìn)行賦值,以事件發(fā)生的條件作為輸入變量,事件的結(jié)果作為輸出變量,用二值邏輯的0、1分別表示輸入、輸出的不同狀態(tài).64.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)

〔2〕根據(jù)因果關(guān)系和狀態(tài)賦值的形式,列出表示邏輯關(guān)系的真值表.〔3〕根據(jù)真值表寫出輸出函數(shù)的邏輯表達(dá)式.〔4〕利用公式法或卡諾圖法對(duì)邏輯函數(shù)表達(dá)式進(jìn)行化簡(jiǎn).〔5〕根據(jù)化簡(jiǎn)后的表達(dá)式,畫出對(duì)應(yīng)的邏輯電路圖.如果命題規(guī)定了實(shí)現(xiàn)的邏輯器件,還要將最簡(jiǎn)表達(dá)式轉(zhuǎn)化成相應(yīng)的形式.再設(shè)計(jì)相應(yīng)的邏輯電路.74.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)組合邏輯電路的設(shè)計(jì)步驟如圖4-5所示.84.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)4.1.3小規(guī)模組合邏輯電路的VHDL描述小規(guī)模組合邏輯電路的VHDL語(yǔ)言描述比較簡(jiǎn)單的方法是,按照信號(hào)間的邏輯關(guān)系寫出相應(yīng)的VHDL運(yùn)算表達(dá)式.如例4-3,化簡(jiǎn)后得到了邏輯表達(dá)式,即可寫出VHDL程序：LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYexampleISPORT<A,B,C,D：INSTD_LOGIC_VECTOR<3DOWNTO0>； F：OUTSTD_LOGIC>；ENDexample；ARCHITECTURErtlOFexampleISBEGIN F<=<AANDNOT<C>>OR<AANDBANDNOT<D>>OR<BANDNOT<C> ANDNOT<D>>；ENDrtl；94.2常用中規(guī)模組合邏輯電路在實(shí)際應(yīng)用中我們發(fā)現(xiàn),有一些組合邏輯電路形式經(jīng)常、大量的出現(xiàn)在各種數(shù)字系統(tǒng)當(dāng)中,比如譯碼器、編碼器、數(shù)據(jù)分配器、數(shù)據(jù)選擇器、數(shù)值比較器、加法器等.為了方便使用,市場(chǎng)上均有相應(yīng)的中、小規(guī)模標(biāo)準(zhǔn)化集成器件產(chǎn)品.4.2.1編碼器原理及VHDL描述在數(shù)字系統(tǒng)中,用特定的n位二進(jìn)制代碼表示某一信息的過(guò)程稱為編碼.實(shí)現(xiàn)編碼功能的數(shù)字電路稱為編碼器.編碼器的輸入是表示不同信息的一組信號(hào),輸出是對(duì)應(yīng)的二進(jìn)制代碼.常見的編碼器主要是普通編碼器和優(yōu)先編碼器兩類.104.2常用中規(guī)模組合邏輯電路1.普通編碼器在普通編碼器中,任何時(shí)刻只允許輸入一個(gè)編碼信號(hào),即輸入端只允許有一個(gè)有效信號(hào)輸入,否則輸出將發(fā)生混亂.以3位二進(jìn)制普通編碼器為例,分析3位普通編碼器的工作原理.圖4-10所示是一個(gè)3位二進(jìn)制普通編碼器邏輯圖,I0～I(xiàn)7為8個(gè)輸入端,輸出的3位二進(jìn)制編碼Y2Y1Y0.因此,它又叫做8線-3線編碼器.利用編碼的唯一性,即任何時(shí)刻輸入端只允許有一個(gè)有效信號(hào)輸入,其余均為無(wú)效信號(hào),可以寫出輸出Y2Y1Y0的邏輯表達(dá)式：114.2常用中規(guī)模組合邏輯電路

124.2常用中規(guī)模組合邏輯電路2.優(yōu)先編碼器普通編碼器對(duì)輸入端的信號(hào)是有限制的,要求任意時(shí)刻,只允許有一個(gè)輸入端是有效輸入信號(hào),否則編碼器將發(fā)生混亂.為了解決這個(gè)問(wèn)題,可以使用優(yōu)先編碼器,它允許輸入端同時(shí)有多個(gè)有效信號(hào)輸入,每個(gè)輸入端都有優(yōu)先級(jí)別,任意時(shí)刻只對(duì)優(yōu)先級(jí)高的輸入信號(hào)編碼,優(yōu)先級(jí)低的輸入信號(hào)不予理睬.134.2常用中規(guī)模組合邏輯電路圖4-11示出了常用的8線-3線優(yōu)先編碼器74LS148的邏輯圖,表4-6是常用的8線-3線優(yōu)先編碼器74LS148的真值表.從表中可以看出輸入有效信號(hào)是低電平,輸入端的優(yōu)先級(jí)最高,依次降低,輸入端的優(yōu)先級(jí)最低；是輸入使能端,為0時(shí)優(yōu)先編碼器工作,為1時(shí)所有輸出端都輸出為1；輸出為反碼形式,即當(dāng)時(shí),對(duì)編碼,輸出〔7的反碼〕；、是輸出擴(kuò)展端口,用于多片連接.144.2常用中規(guī)模組合邏輯電路圖4-11優(yōu)先編碼器74LS148邏輯圖154.2常用中規(guī)模組合邏輯電路表4-6優(yōu)先編碼器74LS148真值表164.2常用中規(guī)模組合邏輯電路

3.優(yōu)先編碼器的VHDL描述根據(jù)前面介紹的8線-3線優(yōu)先編碼器74LS148的工作原理,使用VHDL語(yǔ)言實(shí)現(xiàn)其全部功能的程序如下：LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYcoder8_3ISPORT<EI：INSTD_LOGIC； I：INSTD_LOGIC_VECTOR<7DOWNTO0>；Y：OUTSTD_LOGIC_VECTOR<2DOWNTO0>； GS,EO：OUTSTD_LOGIC>；ENDcoder8_3；174.2常用中規(guī)模組合邏輯電路4.2.2譯碼器原理及VHDL描述譯碼是編碼的逆過(guò)程,是將二進(jìn)制編碼中的含義"翻譯"過(guò)來(lái)的過(guò)程.實(shí)現(xiàn)譯碼功能的電路叫做譯碼器.譯碼器的輸入是一組多位二進(jìn)制編碼,不同的編碼對(duì)應(yīng)不同的輸出信號(hào),即輸出只有一個(gè)是有效狀態(tài).它是數(shù)字系統(tǒng)中最常用的一種邏輯器件.1.3線—8線譯碼器圖4-12示出了3線-8線譯碼器74LS138的邏輯圖,有三個(gè)高電平有效的編碼輸入端A2、A1、A0,8個(gè)低電平有效的譯碼輸出端～.3個(gè)輸入使能端、、必須滿足,==0的條件,74LS138才能實(shí)現(xiàn)譯碼器功能.否則,譯碼器處于禁止?fàn)顟B(tài),所有的輸出端全是高電平.184.2常用中規(guī)模組合邏輯電路圖4-123線-8線譯碼器74LS138邏輯圖194.2常用中規(guī)模組合邏輯電路由74LS138的邏輯圖可以寫出在滿足,==0的條件下各個(gè)輸出端的邏輯表達(dá)式：204.2常用中規(guī)模組合邏輯電路

表4-774LS138真值表214.2常用中規(guī)模組合邏輯電路[例4-5]試用74LS138實(shí)現(xiàn)邏輯函數(shù)則上式變換為：224.2常用中規(guī)模組合邏輯電路根據(jù)上式可以畫出由74LS138實(shí)現(xiàn)的邏輯函數(shù),邏輯圖如圖4-13所示：234.2常用中規(guī)模組合邏輯電路2.七段數(shù)字譯碼/驅(qū)動(dòng)器在數(shù)字系統(tǒng)中,常常要用數(shù)碼管顯示測(cè)量或運(yùn)算的結(jié)果,這就需要相應(yīng)的顯示譯碼器去驅(qū)動(dòng).圖4-14是采用七段數(shù)碼管的顯示系統(tǒng),它是由七段數(shù)碼管和對(duì)應(yīng)的顯示譯碼器組成.常用的半導(dǎo)體數(shù)碼管是由7個(gè)條形發(fā)光二極管組成字形來(lái)顯示數(shù)字的.當(dāng)發(fā)光二極管外加正向電壓時(shí),電能轉(zhuǎn)化為光能,發(fā)出光線.半導(dǎo)體數(shù)碼管按連接方式的不同分為共陰極和共陽(yáng)極兩類.共陰極數(shù)碼管是將7個(gè)發(fā)光二極管的陰極接在一起,實(shí)際使用時(shí)接地,陽(yáng)極是獨(dú)立的.共陽(yáng)極數(shù)碼管和共陰極數(shù)碼管相反,7個(gè)發(fā)光二極管的陽(yáng)極接在一起,實(shí)際使用時(shí)接高電平〔如正+5V電源〕,陰極是獨(dú)立的.如圖4-15所示244.2常用中規(guī)模組合邏輯電路

共陰極數(shù)碼管由于7個(gè)發(fā)光二極管的陰極一起接地,要使二極管發(fā)光,要用輸出高電平有效地顯示譯碼器來(lái)驅(qū)動(dòng).相應(yīng)的共陽(yáng)極數(shù)碼管要用輸出低電平有效地顯示譯碼器來(lái)驅(qū)動(dòng).74LS48是中規(guī)模BCD碼七段顯示譯碼/驅(qū)動(dòng)器,表4-8列出了的功能表,從表中可以看到7個(gè)輸出信號(hào)a～g以高電平有效,配合共陰極數(shù)碼管使用.254.2常用中規(guī)模組合邏輯電路

74LS48除了4個(gè)編碼數(shù)據(jù)輸入端A3A2A1A0以外,還有其它功能輸入端：圖4-14七段數(shù)碼管顯示系統(tǒng)圖4-15半導(dǎo)體數(shù)碼管

〔1〕試燈輸入LT.試燈輸入用來(lái)檢查數(shù)碼管的各段是否工作正常.當(dāng)LT=0時(shí),無(wú)論數(shù)據(jù)輸入端A3A2A1A0是什么狀態(tài),顯示譯碼/驅(qū)動(dòng)器的輸出端均為高電平,七段數(shù)碼管被全點(diǎn)亮.264.2常用中規(guī)模組合邏輯電路

圖4-14七段數(shù)碼管顯示系統(tǒng)圖4-15半導(dǎo)體數(shù)碼管274.2常用中規(guī)模組合邏輯電路

284.2常用中規(guī)模組合邏輯電路

〔2〕滅燈輸入.當(dāng)=0時(shí),無(wú)論和數(shù)據(jù)輸入端是什么狀態(tài),顯示譯碼/驅(qū)動(dòng)器的輸出端均為低電平,七段數(shù)碼管被全滅.〔3〕滅零輸入.在現(xiàn)實(shí)多維數(shù)據(jù)時(shí),整數(shù)部分的高位0和小數(shù)部分的低位0是不顯示的,要將其熄滅.當(dāng)數(shù)據(jù)輸入端全是0,并且=0時(shí),顯示譯碼/驅(qū)動(dòng)器的輸出端均為低電平,將該位的0熄滅.294.2常用中規(guī)模組合邏輯電路〔4〕滅零輸出.滅零輸出和滅燈輸入共用同一端.當(dāng)數(shù)據(jù)輸入端全是0,并且=0時(shí),該位的0熄滅,同時(shí)輸出0.連接到次高位的滅零輸入上,作為次高位的滅零判斷.在實(shí)際由74LS48和共陰極數(shù)碼管構(gòu)成的顯示系統(tǒng)中,要在74LS48和共陰極數(shù)碼管的引腳間加上限流電阻,防止電流過(guò)大,燒毀數(shù)碼管.304.2常用中規(guī)模組合邏輯電路

3.譯碼器的VHDL描述<1>3線-8線譯碼器的VHDL描述根據(jù)前面介紹的3線-8線譯碼器74LS138的工作原理,使用VHDL語(yǔ)言實(shí)現(xiàn)其全部功能的程序如下：31LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYdecoder3_8ISPORT<A0,A1,A2,S1,S2,S3：INSTD_LOGIC；F：OUTSTD_LOGIC_VECTOR<7DOWNTO0>>；ENDdecoder3_8；ARCHITECTURErtlOFdecoder3_8ISSIGNALindata：STD_LOGIC_VECTOR<2DOWNTO0>；BEGINindata<=A2&A1&A0；PROCESS<indata,S1,S2,S3>BEGINIF<S1='1'ANDS2='0'ANDS3='0'>THENCASEindataISWHEN"000"=>F<="11111110"；WHEN"001"=>F<="11111101"；WHEN"010"=>F<="11111011"；WHEN"011"=>F<="11110111"；WHEN"100"=>F<="11101111"；WHEN"101"=>F<="11011111"；WHEN"110"=>F<="10111111"；WHEN"111"=>F<="01111111"；WHENOTHERS=>F<="########"；ENDCASE；ELSEF<="11111111"；ENDIF；ENDPROCESS；ENDrtl；324.2常用中規(guī)模組合邏輯電路

4.2.3數(shù)據(jù)選擇器和數(shù)據(jù)分配器原理及VHDL描述1.數(shù)據(jù)選擇器圖4-16四選一數(shù)據(jù)選擇器邏輯圖數(shù)據(jù)選擇器〔MUX〕又稱多路轉(zhuǎn)換器或多路開關(guān),它是一種多輸入單輸出的邏輯器件.在地址選擇信號(hào)的控制下,從輸入端的多路輸入信號(hào)中選擇一路作為輸出信號(hào).常有二選一、四選一、八選一、十六選一等形式.以四選一數(shù)據(jù)選擇器為例,圖4-16示出了四選一數(shù)據(jù)選擇器的邏輯圖,其功能表如表4-9所示.四路輸入信號(hào)D3D2D1D0,在地址選擇信號(hào)A1A0的控制下,輸出F是D3D2D1D0中某一個(gè).輸入使能端低電平有效.由功能表可以得到數(shù)據(jù)選擇器的輸出函數(shù)表達(dá)式：圖4-16四選一數(shù)據(jù)選擇器邏輯圖334.2常用中規(guī)模組合邏輯電路

344.2常用中規(guī)模組合邏輯電路

2.數(shù)據(jù)分配器數(shù)據(jù)分配器〔DEMUX〕的功能和數(shù)據(jù)選擇器功能相反.它是單輸入多輸出的邏輯器件,將一路輸入數(shù)據(jù)在地址選擇信號(hào)的控制下分配不同的輸出通道上.4路數(shù)據(jù)分配器的邏輯圖如圖4-17所示,邏輯功能見表4-10.354.2常用中規(guī)模組合邏輯電路

364.2常用中規(guī)模組合邏輯電路

3.數(shù)據(jù)選擇器和數(shù)據(jù)分配器的VHDL描述<1>數(shù)據(jù)選擇器的VHDL描述以四選一數(shù)據(jù)選擇器為例,其VHDL程序如下：LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYmux4ISPORT<D0,D1,D2,D3,A1,A0,E：INSTD_LOGIC；Q：OUTSTD_LOGIC>；ENDmux4；ARCHITECTUREexampleOFmux4IS SIGNALSEL：STD_LOGIC_VECTOR<1DOWNTO0>；BEGIN SEL<=A1&A0； PROCESS<D0,D1,D2,D3,SEL,E>BEGINIF<E='1'>THEN Q<='0'；ELSE IF<SEL="00">THEN Q<=D0； ELSIF<SEL="01">THENQ<=D1；ELSIF<SEL="10">THEN Q<=D2；ELSIF<SEL="11">THENQ<=D3；ENDIF； ENDIF； ENDPROCESS；ENDexample；374.2常用中規(guī)模組合邏輯電路

<2>數(shù)據(jù)分配器的VHDL描述LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYdemux4ISPORT<D,A1,A0：INSTD_LOGIC；Q0,Q1,Q2,Q3：OUTSTD_LOGIC>；ENDdemux4；ARCHITECTUREexampleOFdemux4IS SIGNAL SEL：STD_LOGIC_VECTOR<1DOWNTO0>；BEGIN SEL<=A1&A0； PROCESS<D,SEL>BEGINCASESELIS384.2常用中規(guī)模組合邏輯電路

WHEN"00"=>Q0<=D；WHEN"01"=>Q1<=D；WHEN"10"=>Q2<=D；WHEN"11"=>Q3<=D；WHENOTHERS=>Q0<='Z'；Q1<='Z'；Q2<='Z'；Q3<='Z'；ENDCASE；

ENDPROCESS；ENDexample；394.2常用中規(guī)模組合邏輯電路

4.2.4加法器原理及VHDL描述加法器是數(shù)字電路中運(yùn)算器的重要組成部分,兩個(gè)二進(jìn)制之間的加、減、乘、除等算術(shù)運(yùn)算都是化做若干步加法運(yùn)算的.1.半加器不考慮低位向本位的進(jìn)位,只將兩個(gè)一位二進(jìn)制數(shù)相加的運(yùn)算電路,稱為半加器.按照二進(jìn)制加法運(yùn)算的規(guī)則,得到如表4-11所示的半加器真值表.A,B是兩個(gè)加數(shù),S是和,C是向本位向高位的進(jìn)位.由真值表得到S和C的邏輯表達(dá)式.404.2常用中規(guī)模組合邏輯電路

414.2常用中規(guī)模組合邏輯電路

2.全加器兩個(gè)多位二進(jìn)制數(shù)相加,除了最低位外,將兩個(gè)對(duì)應(yīng)位的加數(shù)和來(lái)自低位的進(jìn)位相加.實(shí)現(xiàn)這種運(yùn)算的電路稱為全加器.根據(jù)二進(jìn)制加法運(yùn)算規(guī)則可列出1位全加器的真值表,如表4-12所示.由真值表得到和、進(jìn)位信號(hào)的邏輯表達(dá)式,化簡(jiǎn)后得：424.2常用中規(guī)模組合邏輯電路

3.多位加法器實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的運(yùn)算電路稱為多位加法器.按照進(jìn)位方式的不同分為串行進(jìn)位和并行進(jìn)位兩種類型.它們都是在多個(gè)全加器的基礎(chǔ)上,構(gòu)成實(shí)現(xiàn)的多位加法電路.圖4-20所示的是一種串行進(jìn)位加法器,它由4個(gè)全加器串行連接而成.由于每一位相加的結(jié)果,必須等到低一位的進(jìn)位信號(hào)產(chǎn)生后才能得到,所以延時(shí)和參于運(yùn)算的位數(shù)有關(guān),電路運(yùn)算速度慢.434.2常用中規(guī)模組合邏輯電路

圖4-21所示的是超前進(jìn)位并行加法器74LS283.為了提高運(yùn)算的速度,必須減小或消除進(jìn)位信號(hào)主機(jī)傳遞的時(shí)間.所以在該電路中加入了超前進(jìn)位判斷部分,使得在相加運(yùn)算的開始就已經(jīng)得到了進(jìn)位信號(hào).圖4-20串行進(jìn)位加法器444.2常用中規(guī)模組合邏輯電路

圖4-21超前進(jìn)位并行加法器74LS28374LS283的邏輯圖和引腳圖454.2常用中規(guī)模組合邏輯電路

由進(jìn)位表達(dá)式可見,每位的進(jìn)位信號(hào)和和數(shù)信號(hào)同時(shí)產(chǎn)生,大大提高了運(yùn)算速度.隨著加數(shù)器位數(shù)的增加,電路的復(fù)雜程度也急劇上升,所以電路運(yùn)算時(shí)間的縮短是以增加電路的復(fù)雜程度為代價(jià)的.464.2常用中規(guī)模組合邏輯電路

4.加法器的VHDL描述<1>半加器的VHDL描述LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYh_adderISPORT<A,B：INSTD_LOGIC；SUM,CO：OUTSTD_LOGIC>；ENDh_adder；ARCHITECTURErtlOFh_adderISBEGIN SUM<=AXORB； CO<=AANDB；ENDrtl；474.2常用中規(guī)模組合邏輯電路

<2>全加器的VHDL描述通過(guò)分析表4-12,采用基本的邏輯關(guān)系寫出全加器的VHDL程序如下：LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYf_adderISPORT<A,B,CI：INSTD_LOGIC；SUM,CO：OUTSTD_LOGIC>；ENDf_adder；ARCHITECTURErtlOFf_adderISBEGINSUM<=AXORBXORCI； CO<=<AANDB>OR<AANDCI>OR<BANDCI>；ENDrtl；484.2常用中規(guī)模組合邏輯電路

除了采用基本的邏輯關(guān)系來(lái)實(shí)現(xiàn)全加器外,還可以直接利用前面已經(jīng)實(shí)現(xiàn)的半加器,將半加器作為基本元件,來(lái)設(shè)計(jì)實(shí)現(xiàn)全加器,其原理圖如圖4-23所示：圖4-23由半加器構(gòu)成的全加器494.2常用中規(guī)模組合邏輯電路

LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYf_adderAISPORT<data_A,data_B,CI：INSTD_LOGIC；data_SUM,data_CO：OUTSTD_LOGIC>；ENDf_adderA；ARCHITECTURErtlOFf_adderAISCOMPONENTh_adder PORT<A,B：INSTD_LOGIC； SUM,CO：OUTSTD_LOGIC>；ENDCOMPONENT；SIGNALTEMP_SUM,TEMP_CARRY1,TEMP_CARRY2：STD_LOGIC；BEGIN u1：h_adderPORTMAP<data_A,data_B,TEMP_SUM,TEMP_CARRY1>； u2：h_adderPORTMAP<TEMP_SUM,CI,data_SUM,TEMP_CARRY2>； data_CO<=TEMP_CARRY1ORTEMP_CARRY2；ENDrtl；504.2常用中規(guī)模組合邏輯電路

4.2.5算術(shù)邏輯單元〔ALU〕及VHDL描述算術(shù)邏輯單元簡(jiǎn)稱ALU.它既可以做加、減等算術(shù)運(yùn)算,又可實(shí)現(xiàn)與、與非、或、或非、異或等邏輯運(yùn)算,是計(jì)算機(jī)CPU中必用的功能器件.1.一位簡(jiǎn)單算術(shù)邏輯單元圖4-24給出一位簡(jiǎn)單算術(shù)邏輯單元的原理圖,它是在全加器的基礎(chǔ)上,增加控制門和功能選擇控制端構(gòu)成的.514.2常用中規(guī)模組合邏輯電路

在圖4-24所示電路中,M端為方式控制端,M=1執(zhí)行算術(shù)運(yùn)算,M=0執(zhí)行邏輯運(yùn)算.S1、S0為操作選擇端,它決定ALU執(zhí)行何種算術(shù)運(yùn)算或邏輯運(yùn)算.Ai和Bi是兩個(gè)數(shù)據(jù)輸入端,作算術(shù)運(yùn)算時(shí)是數(shù)據(jù),作邏輯運(yùn)算時(shí)則是二值代碼.Fi為輸出端.Ci為算術(shù)運(yùn)算的進(jìn)位輸入端.Ci+1為進(jìn)位輸出端.圖4-24所示電路的邏輯功能列于表4-14中,"加"為算術(shù)加法運(yùn)算.524.2常用中規(guī)模組合邏輯電路

534.2常用中規(guī)模組合邏輯電路

集成四位算術(shù)邏輯單元的典型產(chǎn)品有74181等.圖4-25給出了74181的引腳圖.74181是在4位超前進(jìn)位加法器的基礎(chǔ)上發(fā)展起來(lái)的.有16種算術(shù)運(yùn)算和16種邏輯運(yùn)算.在圖4-25中,A3A2A1A0和B3B2B1B0為二值代碼或二進(jìn)制數(shù)；F3F2F1F0為輸出〔F〕,作邏輯運(yùn)算時(shí)是F邏輯值,作算術(shù)運(yùn)算時(shí)F是二進(jìn)制數(shù)；M為方式控制端；S3-S0為操作選擇端；G和P是超前進(jìn)位輸出端,供擴(kuò)展位數(shù)時(shí)片間連接使用；為算術(shù)運(yùn)算時(shí),來(lái)自低位的進(jìn)位輸入；為算術(shù)運(yùn)算時(shí)的進(jìn)位輸出；當(dāng)A3A2A1A0=B3B2B1B0時(shí),FA=B端為1.544.2常用中規(guī)模組合邏輯電路

74181的功能列入表4-15中.554.2常用中規(guī)模組合邏輯電路

3.一位簡(jiǎn)單算術(shù)邏輯單元的VHDL描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL；ENTITYALU_1ISPORT<A,B,M,S1,S0,CI：INSTD_LOGIC；F,CO：OUTSTD_LOGIC>；ENDALU_1；ARCHITECTURErtlOFALU_1ISSIGNALSEL：STD_LOGIC_VECTOR<1DOWNTO0>；BEGINSEL<=S1&S0；PROCESS<M,SEL,A,B>BEGINIF<M='0'>THENCASESELIS564.2常用中規(guī)模組合邏輯電路

WHEN"00"=>F<=A；WHEN"01"=>F<=NOT<A>；WHEN"10"=>F<=AXORB；WHEN"11"=>F<=NOT<AXORB>；WHENOTHERS=>F<='Z'；ENDCASE；ELSECASESELISWHEN"00"=>F<=AXORCI；CO<=AANDCI；WHEN"01"=>F<=NOT<A>XORCI；CO<=NOT<A>ANDCI；WHEN"10"=>F<=AXORBXORCI；CO<=<AANDB>OR<AANDCI>OR<BANDCI>；WHEN"11"=>F<=NOT<A〕XORBXORCI；CO<=<NOT<A〕ANDB>OR<NOT<A〕ANDCI>OR<BANDCI>；WHENOTHERS=>F<='Z'；CO<='Z'；ENDCASE；ENDIF；ENDPROCESS；ENDrtl；574.2常用中規(guī)模組合邏輯電路

4.2.6數(shù)值比較器原理及VHDL描述1.4位數(shù)值比較器74LS85能實(shí)現(xiàn)比較兩個(gè)數(shù)大小或是否相等的運(yùn)算的邏輯電路稱為數(shù)值比較器.圖4-26所示的4位數(shù)值比較器74LS85,輸入的兩組二進(jìn)制數(shù)是A3A2A1A0和B3B2B1B0,輸出是兩組數(shù)比較的結(jié)果A＞B、A＜B和A=B.當(dāng)兩數(shù)的最高位不等時(shí),若A3＞B3,則輸出〔A＞B〕=1,〔A＜B〕=0,〔A=B〕=0；若A3＜B3,則輸出〔A＜B〕=1,〔A＞B〕=0,〔A=B〕=0.584.2常用中規(guī)模組合邏輯電路當(dāng)兩數(shù)的最高位相等時(shí),即A3=B3,則比較次高位A2和B2的大小關(guān)系.若兩數(shù)的各位都相等,輸出結(jié)果取決于級(jí)聯(lián)輸入端：<a＞b>端輸入為1,則〔A＞B〕=1,其余兩輸出端為0；〔a＜b〕端輸入為1,則<A＜B〕=1,其余兩輸出端為0；〔a=b〕端輸入為1,則〔A=B〕=1,其余兩輸出端為0.594.2常用中規(guī)模組合邏輯電路

604.2常用中規(guī)模組合邏輯電路

614.2常用中規(guī)模組合邏輯電路

2.數(shù)值比較器的VHDL描述4位數(shù)值比較器的VHDL程序如下：LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYcomparatorISPORT<A,B：INSTD_LOGIC_VECTOR<3DOWNTO0>； GTI,EQI,LTI：INSTD_LOGIC；GTO,EQO,LTO：OUTSTD_LOGIC>；ENDcomparator；ARCHITECTURErtlOFcomparatorISBEGIN GTO<='0'WHENA<BOR<<A=B>ANDEQI='1'>OR<<A=B>ANDLTI='1'> ELSE'1'WHENA>BOR<<A=B>ANDGTI='1'> ELSE'Z'； EQO<='0'WHENA>BORA<BOR<<A=B>ANDGTI='1'>OR<<A=B>ANDLTI='1'> ELSE'1'WHEN<<A=B>ANDEQI='1'> ELSE'Z'； LTO<='0'WHENA>BOR<<A=B>ANDEQI='1'>OR<<A=B>ANDGTI= '1'> ELSE'1'WHENA<BOR<<A=B>ANDLTI='1'> ELSE'Z'；ENDrtl；624.2常用中規(guī)模組合邏輯電路

4.2.7奇偶校驗(yàn)器原理及VHDL描述數(shù)字系統(tǒng)在工作過(guò)程中,大量的數(shù)據(jù)要進(jìn)行傳輸,而傳輸時(shí)又可能會(huì)產(chǎn)生錯(cuò)誤,因此需要進(jìn)行檢驗(yàn).奇偶校驗(yàn)電路<ParityCircuit>就是根據(jù)傳輸代碼的奇偶性質(zhì),用于檢查數(shù)據(jù)傳遞過(guò)程中是否出現(xiàn)錯(cuò)誤的電路.634.2常用中規(guī)模組合邏輯電路

1.奇偶校驗(yàn)的原理圖4-27是n位奇偶校驗(yàn)的原理圖.為了能夠檢測(cè)到數(shù)據(jù)在傳輸過(guò)程中有沒(méi)有發(fā)生錯(cuò)誤,通常在發(fā)送端的有效數(shù)據(jù)位〔信息碼〕之外,用奇偶發(fā)生器再增加一位奇偶校驗(yàn)位〔又稱監(jiān)督碼〕,一起構(gòu)成傳輸碼.校驗(yàn)位的加入,使傳輸碼中l(wèi)的個(gè)數(shù)為奇數(shù)〔奇校驗(yàn)〕,或者是偶數(shù)〔偶校驗(yàn)〕.在接收端通過(guò)奇偶校驗(yàn)器檢查接收到的傳輸碼中1的個(gè)數(shù)的奇偶性,以此判斷在傳輸過(guò)程中是否發(fā)生了錯(cuò)誤.若傳輸正確,則向接收端發(fā)出接收命令,否則發(fā)出報(bào)警信號(hào).644.2常用中規(guī)模組合邏輯電路

[例4-8]結(jié)合圖4-27所示的原理圖,試設(shè)計(jì)3位二進(jìn)制信息碼的并行奇校驗(yàn)發(fā)生器及校驗(yàn)電路.解：設(shè)3位二進(jìn)制信息碼用A、B、C組合表示,奇偶發(fā)生器產(chǎn)生的奇校驗(yàn)位用WOD1表示,奇偶校驗(yàn)器的奇校驗(yàn)輸出用WOD2表示.根據(jù)傳輸原理,列出如表4-17所示的3位二進(jìn)制信息碼的奇校驗(yàn)傳輸碼表.654.2常用中規(guī)模組合邏輯電路

2>邏輯函數(shù)的卡諾圖表示用卡諾圖表示邏輯函數(shù)時(shí),可分以下幾種情況考慮.①利用真值表畫出卡諾圖如果已知邏輯函數(shù)的真值表,畫出卡諾圖是十分容易的.對(duì)應(yīng)邏輯變量取值的組合,函數(shù)值為1時(shí),在小方格內(nèi)填1；函數(shù)值為0時(shí),在小方格內(nèi)填0〔也可以不填〕.例如邏輯函數(shù)F1的真值表如表1-14所示,其對(duì)應(yīng)的卡諾圖如圖1-13所示.664.2常用中規(guī)模組合邏輯電路

2.奇偶發(fā)生器的VHDL描述LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYodd_evenISPORT<A,B,C：INSTD_LOGIC>； WOD1,WOD2：OUTSTD_LOGIC>；ENDodd_even；ARCHITECTURErtlOFodd_evenISBEGIN WOD1<=NOT<AXORBXORC>； WOD2<=WOD1XORAXORBXORC；ENDrtl；674.2常用中規(guī)模組合邏輯電路

3.中規(guī)模集成奇偶發(fā)生器／校驗(yàn)器圖4-29是中規(guī)模集成奇偶發(fā)生器／校驗(yàn)器74LS280引腳功能圖.其中A-I是9位信息碼的輸入端,∑ODD是奇校驗(yàn)位輸出端,∑EVEN是偶校驗(yàn)位輸出端.表4-18是74LS280的功能表.684.2常用中規(guī)模組合邏輯電路

74LS280既可作為奇偶發(fā)生器,也可作為奇偶校驗(yàn)器.圖4-30是一個(gè)由兩片74LS280構(gòu)成的8位偶校驗(yàn)系統(tǒng),假設(shè)在傳輸中不會(huì)同時(shí)發(fā)生2位以上信息碼的誤傳.在發(fā)送端若8位信息碼A-H中有偶數(shù)個(gè)l,奇偶發(fā)生器74LS280的∑ODD一定發(fā)出0信號(hào).在接收端奇偶校驗(yàn)器74LS280的I端接收監(jiān)督碼位,若傳輸正確,奇偶校驗(yàn)器74LS280的∑ODD端應(yīng)輸出l信號(hào),否則說(shuō)明傳輸有錯(cuò)誤.694.3中規(guī)模組合邏輯電路設(shè)計(jì)在實(shí)際應(yīng)用中,直接使用這些中規(guī)模集成器件可以簡(jiǎn)化設(shè)計(jì)過(guò)程,加快設(shè)計(jì)速度.使用中規(guī)模集成電路設(shè)計(jì)邏輯電路的方法和小規(guī)模邏輯電路設(shè)計(jì)的方法有所不同.用中規(guī)模集成電路設(shè)計(jì)組合邏輯電路的步驟如下：〔1〕根據(jù)以文字或其它形式所描述的邏輯命題,列出真值表.〔2〕寫出邏輯函數(shù)表達(dá)式.〔3〕將得到的邏輯函數(shù)表達(dá)式轉(zhuǎn)化成和所用中規(guī)模集成電路的邏輯函數(shù)表達(dá)式類似的形式,并作比較,確定輸入、輸出信號(hào)的連接方法.〔4〕畫出邏輯電路圖.704.3中規(guī)模組合邏輯電路設(shè)計(jì)[例4-11]試用兩片4位數(shù)值比較器74LS85和必要的門電路實(shí)現(xiàn)3個(gè)4位二進(jìn)制數(shù)A,B,C的比較電路,并能判別：〔1〕A、B、C3個(gè)數(shù)是否相等；〔2〕若不等,A數(shù)是否最大或最小.解：要實(shí)現(xiàn)3個(gè)4位二進(jìn)制數(shù)的比較,并按要求作出判別,可將數(shù)A與B,A與C分別在兩片74LS85器件上進(jìn)行比較,并用門電路將兩片比較器的輸出組合成A最大、A與B和C相等、A最小3種結(jié)果,分別用Yl,Y2,Y3表示.電路如圖4-31所示.714.3中規(guī)模組合邏輯電路設(shè)計(jì)724.4組合邏輯電路中的競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象4.4.1競(jìng)爭(zhēng)冒險(xiǎn)的概念及其產(chǎn)生原因1.競(jìng)爭(zhēng)冒險(xiǎn)的概念在組合邏輯電路中,當(dāng)輸人信號(hào)改變狀態(tài)時(shí),輸出端可能出現(xiàn)虛假信號(hào)——過(guò)渡干擾脈沖的現(xiàn)象,叫做競(jìng)爭(zhēng)冒險(xiǎn).如果后續(xù)負(fù)載電路是對(duì)脈沖信號(hào)十分敏感的電路〔如觸發(fā)器〕,有時(shí)會(huì)產(chǎn)生十分嚴(yán)重的后果,因此,必須應(yīng)采取一定的措施消除競(jìng)爭(zhēng)冒險(xiǎn).734.4組合邏輯電路中的競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象2.競(jìng)爭(zhēng)冒險(xiǎn)產(chǎn)生的原因（a）TTL與門（b）與門的電壓傳輸特性（c）因競(jìng)爭(zhēng)冒險(xiǎn)產(chǎn)生的干擾脈沖圖4-32與門的競(jìng)爭(zhēng)冒險(xiǎn)744.4組合邏輯電路中的競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象在數(shù)字電路中,任何一個(gè)門電路只要有兩個(gè)輸入信號(hào)同時(shí)向相反方向變化〔即由01變?yōu)?0,或者相反〕,其輸出端就可能產(chǎn)生干擾脈沖,現(xiàn)以圖4-32所示TTL與門為例進(jìn)行簡(jiǎn)要說(shuō)明.在圖4-32<a>中,因Y=A·B,當(dāng)AB取值為01或10時(shí),Y的值應(yīng)恒為0,然而在AB由01變?yōu)?0過(guò)程中,卻產(chǎn)生了干擾脈沖.出現(xiàn)這種現(xiàn)象的原因是：754.4組合邏輯電路中的競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象①信號(hào)A、B不可能突變,狀態(tài)改變都要經(jīng)歷一段極短的過(guò)渡時(shí)間；②信號(hào)A、B改變狀態(tài)的時(shí)間有先有后,因?yàn)樗鼈兘?jīng)過(guò)的傳輸路徑長(zhǎng)短不同,門電路的傳輸時(shí)間也不可能完全一樣.從而使得信號(hào)A先上升到關(guān)門電平UOFF,信號(hào)B后下降到開門電平UON,這樣在與門的輸出端Y就產(chǎn)生了正向干擾脈沖.當(dāng)然,如果是B先下降到開門電平,A后上升到關(guān)門電平,由于在信號(hào)改變狀態(tài)過(guò)程中與門始終被封住了,顯然不會(huì)產(chǎn)生干擾脈沖.764.4組合邏輯電路中的競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象電路中存在競(jìng)爭(zhēng)冒險(xiǎn),并不等于一定有干擾脈沖產(chǎn)生,然而,在設(shè)計(jì)時(shí),既不可能知道傳輸路徑和門電路傳輸時(shí)間的準(zhǔn)確數(shù)值,也無(wú)法知道各個(gè)波形上升時(shí)間和下降時(shí)間的微小差異,因此只能說(shuō)有產(chǎn)生干擾脈沖的可能性,這也就是冒險(xiǎn)一詞的具體含義.774.4組合邏輯電路中的競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象圖4-33是一個(gè)由競(jìng)爭(zhēng)冒險(xiǎn)產(chǎn)生干擾脈沖的例子.在圖4-33<a>中,2位二進(jìn)制譯碼器中,如果輸入信號(hào)A和B的變化規(guī)律如表4-20中第一列的箭頭所示,則由于G5和G6的傳輸時(shí)間不同,在BA從01變?yōu)?0過(guò)程中,門G1將會(huì)輸出一個(gè)很窄的脈沖,見圖圖4-33〔b〕Y0.而根據(jù)邏輯設(shè)計(jì)的要求,這時(shí)Y0端是不應(yīng)該有輸出信號(hào)的,所以這是一個(gè)干擾脈沖.此外還可以看到,由于A、B改變狀態(tài)分別要經(jīng)歷一段上升和下降時(shí)間,因而在轉(zhuǎn)換過(guò)程中,可能出現(xiàn)G4的兩個(gè)輸入信號(hào)同時(shí)處于開門電平以上的情況,這時(shí)也會(huì)在門G4的輸出端形成干擾脈沖,見圖4-33<b>之Y3.784.4組合邏輯電路中的競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象圖4-332位二進(jìn)制譯碼器中產(chǎn)生的競(jìng)爭(zhēng)冒險(xiǎn)794.4組合邏輯電路中的競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象4.4.2消除競(jìng)爭(zhēng)冒險(xiǎn)的方法判斷一個(gè)組合電路中是否存在競(jìng)爭(zhēng)冒險(xiǎn),有多種方法,其中最直觀的方法就是逐級(jí)列出電路的真值表,并找出哪些門的輸入信號(hào)會(huì)發(fā)生競(jìng)爭(zhēng)——一個(gè)從0變?yōu)閘,而另一個(gè)同時(shí)從1變?yōu)?,然后,判斷是否會(huì)在整個(gè)電路的輸出端產(chǎn)生干擾脈沖.如果可能產(chǎn)生則有競(jìng)爭(zhēng)冒險(xiǎn),否則就沒(méi)有.下面是幾種常用的消除競(jìng)爭(zhēng)冒險(xiǎn)的方法.804.4組合邏輯電路中的競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象1.引入封鎖脈沖為了消除因競(jìng)爭(zhēng)冒險(xiǎn)所產(chǎn)生的干擾脈沖,可以引入一個(gè)負(fù)脈沖,在輸入信號(hào)發(fā)生競(jìng)爭(zhēng)的時(shí)間內(nèi),把可能產(chǎn)生干擾脈沖的門封住,圖4-34中的負(fù)脈沖P1就是這樣的封鎖脈沖.從圖4-34<b>的波形圖上可以看到,封鎖脈沖必須與輸入信號(hào)同步,而且它的寬度不應(yīng)小于電路從一個(gè)穩(wěn)態(tài)到另一個(gè)穩(wěn)態(tài)所需要的過(guò)渡時(shí)間.814.