2024年-FPGA建立HPS硬件系統(tǒng)模型

1

6.2.1建立HPS硬件系統(tǒng)模型

本硬件模型中包括：

ARMCortex-A9MPCoreHPS、

用戶按鍵輸入(PIOButton)x

用戶撥碼開關(guān)輸入(PIODIPSW)v

LED輸出(PIOLED)、

64KB片上存儲器、

JTAG-to-Avalon主接口連接橋(JTAGMaster)v

JTAG-UART調(diào)試模塊、

中斷捕獲器(InterruptCapturer)^

系統(tǒng)ID(SysID)等。

2

HardProcessor

ARMCortex-A9MPCore

System

CPUOCPU1

l-Cache|D-Cachel-CacheD-Cache

l_2CacheDDR

TraceMemoryControllerQSPI

USBOTGGPIO

GbpsEthernet12c

SD/MMCUART

RAM64KBCAN

Timers

FPGAManager

DMA

T

HPS-to-FPGALightweightFPGA-to-HPS

HPS-to-FPGA

MM

FPGAFabric

SystemID

On-ChipRAM

PIOLED

PIOButton

PIODIPSwitch

JTAGUART

InterruptCapturer

M

Non-Secure

JTAGMaster

(FPGAOnly)

圖6.12本系統(tǒng)的結(jié)構(gòu)框圖

3

啟動QuartusI113.0EDA軟件，選擇菜單FiIeNewProjectWizard,

建立一個新的QuartusII工程（這里命名為HPS_Qsys_Prj）,

并在建立工程向?qū)У牡?個界面選擇SoCFPGA器件，這里選擇

CyeIoneV系列SCSXFC6D6F31OSES芯片（實際選5CSEMA5F31C6芯片）,

如圖6.13所示。

5

A]1LU

1)添加并設(shè)置HPS(HardProcessorsystem)參數(shù)

首先添加HPS處理器模塊，如圖6.15所示。

在Qsys左邊的ComponentLibrary下面選擇展開Embedded

processors,選中其中的HardprocessorSystem并雙擊鼠標(biāo)

左鍵，或點擊“Add”按鈕,

X

7

在彈出如圖所示的AddModule對話框后,

6

4Md

即可彈出如圖6.16所示的HardProcessorSystem屬性

設(shè)置對話框。

該對話框包括FPGAInterfaeesxPeripheraIPinMultiplexings

HPSCIocks和SDRAM四個標(biāo)簽頁面；

在該對話框中我們需要根據(jù)開發(fā)板（或用戶自己的板卡）上連

接的HPS外設(shè)正確設(shè)置相應(yīng)的引腳復(fù)用開關(guān)，以及HPS時鐘、

多端口存儲器控制器、HPS到FPGA、FPGA到HPS和FPGA到多

7

端口存儲器控制器等各種參數(shù)o

(1)FPGAInterfaees標(biāo)簽頁設(shè)置

在FPGAInterfaces標(biāo)簽頁中有General、AXIBridges、

FPGA-to-HPSSDRAMInterface、Resets、DMAPeripheral

Request、Interrupts^HPS-to-FPGA幾個部分。

FPGA-to-HPSSDRAMInterface、Resetsv

aub???7Utt?M???44OM—

ty*?ViMt

GN-:UI-3?，

JffSrmc?X4ygt

MTS?w?r?”Qj4tMM

yNA*t4?k?c<?<?1f

ta>bl?FWA-tf-BM9Vr?“，

，?*】?FNA-??*?F$e?U，???，

DMAPeripheralRequest和Interrupts幾個部分。

r1-

Bl?ckIliwMi

c?14r?>?1

laa￥l?m??rar?*?tkwdsbitk*

In?bk7PCA-t0-MP$4?VB<rtut

Zna￥l?JPGA-to-MPS■?*r*??1r?qn?s1

E!&?￥1?<o14rei<ir??MS1

2n?￥l?>PGA-t<rMPSInUrrtvU

「MFS-te-rrak

IMH?CJJVi?t*rruptt

HPS-to-FPGA

8

1armng：h>?■一0:ODIisdisabled.EnablingODTiNodeRegister1)naynrprovesignalmtegrity

1General部分。表6.11所示為FPGAInterfaces標(biāo)簽中

General部分的設(shè)置項功能描述（解釋p199表6.11）,當(dāng)

這些選項被選中時，相應(yīng)的接口名在圖6.16左邊的HPS模

塊中就可顯示出來。

沒有選中選項時的情況如下圖所示：

飛遂HardProcessorSystem

altera_hps

FPGAPeripXQPhIHUipluZl?SCL0dtt|SDRAM

EGeneral

EnableNPVstandbyandeventsignals

產(chǎn)1EnableNPUgeneralpurposesignals

ZJEnableAPBinterfsce

EnableSystemTraceMacrocellhardwareevents

EnableFPGACrossTriggerInterface

EnableFPGATracePortInterfaceUnit

Enablebootfronfpgasignals

0EnableXLGPIInterface

AXIBridges

FPGA-to-KPSint?rfac?width：64fit▼

EPSf“FPGAinterfaceaidth:64fit▼

LightweightHPS-to-FPGAinterfacewidth：32-bit▼

I==iii

General部分的選項被選中時，相應(yīng)的接口名在下圖左邊的

HPS模塊中就可顯示出來。

9

本項目實例系統(tǒng)中除使能EnableHLGPIInterface選項外,

其他選項保持無效，設(shè)置結(jié)果如圖6.16或下圖所示。

FMAmterCc”P?riph?ralPibRultiplexmc|NFSClocks|SDMM

In?bl?MFVst?zi4byandev?fttsicutis

latbl*K?U(?b?ralpurpos*sifbals

Inabl*D?bu?APBtnlerfae*

Inabl*Tr?€?Rscroc9llhardaar**v?nts

".In?bl?7FGACr?ttTncctrInt?rf?c?

EIn?bl?1TGAIr??PwtInterfaceIftut

In?bl?bootfroesigtls

VU<bl<HLGPIlattrftcw

ATI

>FGA"t”MPSmt?rf<e?width:64?bst.

MPS-to-FPGAint?rftc?width6，?bitM

14cM?eiXPS-to-F^JAinterfacewidth32-bit▼

勾選Showsignals后的情況如下圖所示:

HardProcessorSystem

alt*ra_hps

hps_0

Giral

E.Eitbl??PVst?&Ay9dsipttls

hpsjcrr“rv仆

rotH.GR0EEi?bl?>PVc???ralForp&t*BiCMl*

Jojpo_nrt^H.GAl

M〃89intiKIGFIIm?fn2

ATSi?t?rtse?

WNGR3

Uabl?S尸t?eIrx?M?erec?llh"&?r?eventa

EK.GH4

j?0gHa.ctl.HlGPH

JOjflpo^nrtJCGAS-EitblePFCACrtssIricc*^I&t?rfae?

WAqsJna.KlGPU

匚E\"kFWATrt<?P?rtlalwfictUnit

EJ€0W7

nwm_c?_n

mtKGPI8

5.〃尸9_cM.Kl8￡匚E-bo.t(T-fyc*八

h>$J，qsJnsl.KlGP。KLGFI

JojpO_MJ€CF110JE^bl?

"_rwt_HLORir

MiG力11—-

EtHLGR12MlMK?,

5j?,,gH9_ntt.HtGFll2-----1

FPGA-to-MPSioiterf??eidth64-bit▼

hM>j^0.hft_HLGFII3

t2h,sdram0_cloclKPS-U-FPGAsdtb64-bit

F」&anO_e?ct0f

LichUeic^tKPS-tWFGAi&ttrfectwidth32-bit▼

12vg$9t

Qh.sdramO.daU

ph」&anOAFADDP[3l0]

10

②AXIBridge部分。在FPGAInterface標(biāo)簽中AXIBridge部

分，F(xiàn)PGA-to-HPSinterfacewidth和HPS-to-FPGAinterface

width可設(shè)置為Unused、32-bit、64-bit和128-bit,這里將

這兩項都設(shè)置為64-bit,將HPS與FPGA之間的HPS2FPGA（接

口名為f2h_axi_sIave）和FPGA2HPS（接口名為h2f_axi_master）

接口都設(shè)置為64位。

然后將LightweightHPS-to-FPGAinterfacewidth設(shè)置為

32-bit,即使能了32位的輕量級LHPS2FPGA接口（接口名為

h2f_Iw_axi_master）0設(shè)置結(jié)果如圖6.16所示。

③FPGA-to-HPSSDRAMInterface部分。本實例系統(tǒng)中的

FPGA-to-HPSSDRAMInterface部分內(nèi)容設(shè)置為空。

可以通過添加一個或多個SDRAM從端口（最多6個）讓FPGA

來訪問HPSSDRAM子系統(tǒng)，其數(shù)據(jù)寬度可配置為32、64、128

或256位。

例如，圖6.16下方的FPGA-to-HPSSDRAMInterface部分，

其中的Name列表示接口名，系統(tǒng)根據(jù)FPGA-to-HPSSDRAM端

11

口設(shè)置情況自動分配。表6.12所示為每個SDRAM接口可以設(shè)

置的參數(shù)（解釋p200表6.12）。

.

-FPGA-to-HPSSDRAMInterface

二Clickthe'+'and'buttonstoaddandremoveFPGA-to-HPSSDRAMports.

NameTypeWidth

f2h_sdramjAII-3|64

f2h_sdramlAII-3128

f2h_sdram2AII-3256

HE

卜_____________________________________________________________________________________

▼4IW

點十號添加；點一號刪除

本實例系統(tǒng)中的FPGA-to-HPSSDRAMInterface部分內(nèi)容設(shè)置

為空。結(jié)果如下圖所示。

HardProcessorSystem-hps_3

④Resets部分。表6.13所示為Resets部分可設(shè)置的選項及其

說明（解釋p200?6.13）o

本實例系統(tǒng)中的Resets部分所有設(shè)置選項均設(shè)置為無效，如

圖6.17或下圖所示。

12

Ex>abl?MPS-to-fPGAcoldr?s?tout2u^

BnableMPSwarnreieth6dshakengiU

□Bnabl*FMA-t?-XFSd?buf>>*■?，r?qu??l

EnableFFGA70-XPSwar*resetr?qu?st

□InableFPt5A-t?-KPScoldr?i?tr?guest

PeripheralReauestIDEaabl<4

⑤DMAPeripheralRequest部分。在這里可以單獨使能每個

DMA控制器外設(shè)請求ID(peripheralRequestID),每個請求

ID可以使能連接FPGA的8個邏輯DMA通道中對應(yīng)的通道接口。

需要注意的是，外設(shè)請求ID[4-刀是與CAN控制器共用的。

PeripheralRequestIDEnabledPeripheralRequestIPEnabled

*

/

3Io

4Vo

Io

，

▼

__________________Tes

一共有8個通道:

本實例系統(tǒng)中的DMAPeripheralRequest部分所有外設(shè)請求

ID使能設(shè)置均為No,如圖6.17或下圖所示。

DMAPeripheralRequest▼DMAPeripheralRequest

PeripheralRequestIDEnabledPeripheralRequestIDEnabled

0,

3Bo

1Io??

一14Io

2HoU

—,SIo三

3Bo6No

4Io▼

7N。

⑥Interrupts部分。在該部分首先選中EnableFPGA-to-HPS

Interrupts選項，如圖6.17所示，即可在圖6.17左側(cè)的Block

13

Diagram中出現(xiàn)f2h_irq0和f2h_irq1兩個信號，表示使能了

HPS中FPGA對MPU的中斷信號。如下圖所示。

又勾選3個選項后的情況如下圖所示。

▲

JInableFPGA-to-KPSInterrupts

MPSYo-FFGA

i?Enabl?CAHinternets

巨］Enableclockperipheralinterrupts

；EnabloCIIinterrupts

|n|EnableWIAinterrupts

EnableEMACinterrupts

EnableFPGAmanagerinterrupt

/fnabieGFIOinterrupts

BEnableI2C-EMACinterrupts

5EnableI2Cperipheralinterrupts

EnableL4tim?rinterrupts

!Enabl?ItAHDint?mxpt

；EnableOSCtim?rinterrupts

一用

HPS中的每個外設(shè)都可以提供一個中斷信號給FPGA邏輯。在本

實例系統(tǒng)中，將HPS-to-FPGA下面所列的所有外設(shè)中斷信號均

設(shè)置為無效，如圖6.17或下圖所示。

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HardProcessorSystem

alt?ra_hPB

BlockDI.K>■

；Show*&

(2)PeripheralPinMultiplexing標(biāo)簽頁設(shè)置

在這個標(biāo)簽頁中包含了HPS所有可用外設(shè)的參數(shù)設(shè)置，通過選

擇HPSI/O引腳設(shè)置可用使能所對應(yīng)的外設(shè)。

第1圖

SMOi

第2圖

15

第3圖

CUK)pinml“pl”3y位“”.

第4圖

第5圖

HardProcessorSysteu

d<?Ov>

KMACCTXDlite?i

EMACCAXOC,1]

(XlfiCLCM*CMACCMOCIMI

EMAcenx.CTi.rMj

EMAC4TK.cn.

EMACtA3^.CMCCM>

CMACCAXOKMI

EMACCAXOftiMl

CMACCODlil,

人3HAM0A1CCSMO*

txoc.MlHAMOCSrM.

HAMOOSCM,

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TX31，S??i