數(shù)電第4版 課件 22鎖存器

4.1.1基本SR鎖存器4.1.2鐘控SR鎖存器4.1鎖存器4.1.3鐘控D鎖存器1.雙穩(wěn)態(tài)電路（BistateElements）問(wèn)題：由于電路沒(méi)有輸入，無(wú)法控制或改變它的狀態(tài)。電路有兩個(gè)穩(wěn)定工作狀態(tài)：4.1.1基本SR鎖存器2.由或非門(mén)構(gòu)成的基本SR鎖存器（1）電路結(jié)構(gòu)和邏輯符號(hào)

S

、R稱(chēng)為觸發(fā)脈沖輸入端，S為置位（Set）端，R為復(fù)位（Reset）端。4.1.1基本SR鎖存器（2）輸入和輸出的關(guān)系不變01100000011011SR

00輸出不變0110100111004.1.1基本SR鎖存器00

對(duì)于由或非門(mén)構(gòu)成的基本SR鎖存器采用正脈沖觸發(fā)。例4.1-1：已知輸入S

、R波形圖，試畫(huà)出Q、波形圖，設(shè)SR鎖存器的初態(tài)為0。不變01100000011011SR

1000010010004.1.1基本SR鎖存器QQ例4.1-2已知輸入S、R波形圖，試畫(huà)出Q、Q波形圖，設(shè)SR鎖存器的初態(tài)為0。稱(chēng)為0態(tài)，稱(chēng)為1態(tài)，或稱(chēng)為非正常態(tài)。4.1.1基本SR鎖存器3.由與非門(mén)構(gòu)成的基本SR鎖存器（1）電路結(jié)構(gòu)和符號(hào)（2）輸入輸出關(guān)系111001

不變000110114.1.1基本SR鎖存器4.鎖存器的特性表和特性方程

現(xiàn)態(tài)（PresentState）：鎖存器在接收信號(hào)之前所處的狀態(tài)，用Qn表示；次態(tài)（NextState）：鎖存器在接收信號(hào)之后建立的新的穩(wěn)定狀態(tài)，用Qn+1表示。SR

Qn

Qn+1

000001010011100101110111010011

（約束條件）110001101000110××SQn+1RQn1不變01100000011011SR

4.1.1基本SR鎖存器5.基本SR鎖存器的應(yīng)用（1）作為存儲(chǔ)單元，可存儲(chǔ)1位二進(jìn)制信息。（2）其它功能觸發(fā)器的基本組成部分。（3）構(gòu)成單脈沖發(fā)生器vO窄脈沖以下電路無(wú)法產(chǎn)生單脈沖：

4.1.1基本SR鎖存器由基本SR鎖存器構(gòu)成的單脈沖發(fā)生電路：每按動(dòng)開(kāi)關(guān)一次，只輸出一個(gè)正脈沖?；維R鎖存器4.1.1基本SR鎖存器基本SR鎖存器的Verilog代碼moduleSR_LATCH(Q,NQ,NS,NR);inputNS,NR;outputQ,NQ;nandn1(Q,NS,NQ);nandn2(NQ,NR,Q);endmodule4.1.1基本SR鎖存器CP=0：基本SR鎖存器輸入端均為1，狀態(tài)保持不變1.電路結(jié)構(gòu)和邏輯符號(hào)

基本SR鎖存器時(shí)鐘脈沖CP=1：S、R通過(guò)與非門(mén)作用于基本SR鎖存器4.1.2鐘控SR鎖存器2.邏輯功能SR

Qn

Qn+1

000001010011100101110111010011

（約束條件）4.1.2鐘控SR鎖存器3.基本SR鎖存器與鐘控SR鎖存器的區(qū)別（a）基本SR鎖存器輸出波形（b）鐘控SR鎖存器輸出波形

結(jié)論：鐘控SR鎖存器只在CP高電平期間接收輸入信號(hào)，基本SR鎖存器任何時(shí)候均能接收輸入信號(hào)。4.1.2鐘控SR鎖存器（2）特性表

D

Qn

Qn+1

0001101100111.電路結(jié)構(gòu)及功能（1）特性方程將S=D，R=D（保證了SR=0）代入SR鎖存器的特性方程得4.1.3鐘控D鎖存器4.1.3鐘控D鎖存器例4.1-4在鐘控D鎖存器輸入如圖所示的CP和D波形，試畫(huà)出輸出波形。假設(shè)鎖存器初始狀態(tài)為0?！巴该鳌辨i存器（TransparentLatch）

4.1.3鐘控D鎖存器思考：以下電路實(shí)現(xiàn)什么功能？建立時(shí)間（SetupTime）——tSU數(shù)據(jù)信號(hào)D在時(shí)鐘信號(hào)CP下降沿到來(lái)之前應(yīng)穩(wěn)定的最小時(shí)間

保持時(shí)間（HoldTime）——tH數(shù)據(jù)信號(hào)D在時(shí)鐘信號(hào)CP下降沿過(guò)去以后應(yīng)穩(wěn)定的最小時(shí)間時(shí)鐘信號(hào)和鎖存器輸出之間的延遲時(shí)間tp(CQ)

相對(duì)于CP信號(hào)由低電平變?yōu)楦唠娖降臅r(shí)刻，Q的變化將會(huì)有一定的延時(shí)。輸入數(shù)據(jù)信號(hào)和鎖存器輸出之間的延遲時(shí)間tp(DQ)相對(duì)于D的變化，Q的變化將會(huì)有一定的延時(shí)。

2.鐘控D鎖存器的動(dòng)態(tài)參數(shù)4.1.3鐘控D鎖存器當(dāng)LE=1時(shí)，輸出Q跟隨輸入D變化，當(dāng)LE=0時(shí)，輸出Q保持不變當(dāng)OE=1時(shí)，輸出高阻態(tài)。3.集成三態(tài)輸出八D鎖存器4.1.3鐘控D鎖存器4.1.3鐘控D鎖存器moduleDLATCHA(CLK