《數(shù)字電路EDA設(shè)計(jì)》課件第一章 緒論

EDA技術(shù)在電子設(shè)計(jì)領(lǐng)域的主要應(yīng)用包括電子CAD與集成電路設(shè)計(jì)。隨著電子CAD的發(fā)展，EDA技術(shù)也日益應(yīng)用于集成電路設(shè)計(jì)，尤其是ASIC設(shè)計(jì)。ASIC是ApplicationSpecificIntergratedCircuit的簡(jiǎn)稱，即專用集成電路。ASIC通常分為模擬ASIC、數(shù)字ASIC、模數(shù)混合ASIC與微波ASIC。數(shù)字ASIC可以劃分為全定制ASIC、半定制ASIC和可編程ASIC三大類別。第一章緒論EDA技術(shù)的應(yīng)用半定制ASIC實(shí)際上是一種半成品的ASIC，這種ASIC內(nèi)部已經(jīng)預(yù)制好單元電路，但各單元之間的連線掩膜尚未制造，有待設(shè)計(jì)確定。半定制ASIC包括門陣列ASIC與標(biāo)準(zhǔn)單元ASIC。門陣列ASIC片上提供了大量規(guī)則排列的單元（早期的單元是門，故稱門陣列），將這些單元按不同規(guī)律連接到一起就可以產(chǎn)生不同的功能。標(biāo)準(zhǔn)單元ASIC的特征是標(biāo)準(zhǔn)單元庫(kù)，設(shè)計(jì)時(shí)通過(guò)調(diào)用庫(kù)中提供的標(biāo)準(zhǔn)單元的版圖完成版圖設(shè)計(jì)，由于標(biāo)準(zhǔn)單元庫(kù)的內(nèi)容經(jīng)過(guò)精心設(shè)計(jì)，因此通過(guò)調(diào)用其內(nèi)容設(shè)計(jì)的版圖往往能用較短的設(shè)計(jì)周期獲得較高的性能。半定制ASIC全定制ASIC需要設(shè)計(jì)者借助全定制IC版圖設(shè)計(jì)工具，由設(shè)計(jì)者手工設(shè)計(jì)IC版圖，包括芯片內(nèi)部的布局布線、規(guī)則驗(yàn)證、參數(shù)提取、一致性檢查等，這種ASIC對(duì)設(shè)計(jì)人員提出了很高的經(jīng)驗(yàn)要求，設(shè)計(jì)周期長(zhǎng)且設(shè)計(jì)成本高，適用于批量很大的芯片。全定制ASIC編程ASIC的典型應(yīng)用是PLD（可編程邏輯器件）?？删幊踢壿嬈骷暮诵膬r(jià)值體現(xiàn)在“可編程”，可編程是指器件的內(nèi)部硬件連接可修改，大部分的可編程邏輯器件可以多次修改其內(nèi)部布局布線從而改變所具有的邏輯功能，這為設(shè)計(jì)的修改完善與產(chǎn)品升級(jí)帶來(lái)了很大的靈活性。由于主要邏輯功能在PLD內(nèi)部實(shí)現(xiàn)，外界只能看到輸入輸出引腳，不能輕易知悉PLD內(nèi)部的連接情況，因而也增加了數(shù)字電路設(shè)計(jì)的保密性。編程ASICEDA的設(shè)計(jì)步驟設(shè)計(jì)輸入1設(shè)計(jì)實(shí)現(xiàn)2設(shè)計(jì)驗(yàn)證3器件下載4EDA設(shè)計(jì)輸入指設(shè)計(jì)者采用某種描述工具描述出所需的電路邏輯功能，然后將描述結(jié)果交給EDA軟件進(jìn)行設(shè)計(jì)處理。設(shè)計(jì)輸入的形式有硬件描述語(yǔ)言輸入、原理圖輸入、狀態(tài)圖輸入、波形輸入或幾種方式混合輸入等。其中硬件描述語(yǔ)言輸入是最重要的設(shè)計(jì)輸入方法。目前業(yè)界常用的硬件描述語(yǔ)言有VHDL、Verilog-HDL、ABEL-HDL，本書主要介紹VHDL語(yǔ)言的設(shè)計(jì)方法。什么是設(shè)計(jì)輸入？

設(shè)計(jì)實(shí)現(xiàn)的過(guò)程由EDA軟件承擔(dān)，設(shè)計(jì)實(shí)現(xiàn)是將設(shè)計(jì)輸入轉(zhuǎn)換為可下載入目標(biāo)器件的數(shù)據(jù)文件的全過(guò)程。設(shè)計(jì)實(shí)現(xiàn)主要包括優(yōu)化（Optimization)、合并（Merging)、映射(Mapping)、布局(Placement)、布線(Routing)、下載數(shù)據(jù)產(chǎn)生等步驟。設(shè)計(jì)實(shí)現(xiàn)優(yōu)化映射合并布局布線5???????下載數(shù)據(jù)優(yōu)化是指EDA軟件對(duì)設(shè)計(jì)輸入進(jìn)行分析整理，使得邏輯最簡(jiǎn)，并轉(zhuǎn)換為適合目標(biāo)器件實(shí)現(xiàn)的形式。合并是指將多個(gè)模塊文件合并為一個(gè)網(wǎng)表文件。映射是指根據(jù)具體的目標(biāo)器件內(nèi)部的結(jié)構(gòu)對(duì)設(shè)計(jì)進(jìn)行調(diào)整，使邏輯功能的分割適合于用指定的目標(biāo)器件內(nèi)部邏輯資源實(shí)現(xiàn)。映射之前軟件產(chǎn)生的網(wǎng)表文件與器件無(wú)關(guān)，主要是以門電路和觸發(fā)器為基本單元的表述，映射之后產(chǎn)生的網(wǎng)表文件將對(duì)應(yīng)于具體的目標(biāo)器件的內(nèi)部單元電路，比如針對(duì)XILINX公司的FPGA芯片，映射后的網(wǎng)表文件將邏輯功轉(zhuǎn)換為以CLB為基本單元的表述形式，便于后續(xù)布局。映射將邏輯功能轉(zhuǎn)換為適合于目標(biāo)器件內(nèi)部硬件資源實(shí)現(xiàn)的形式后，實(shí)施的具體的邏輯功能分配，即用目標(biāo)器件內(nèi)不同的硬件資源實(shí)現(xiàn)各個(gè)邏輯功能，這一過(guò)程稱為布局。針對(duì)XILINX公司的FPGA芯片，布局就是將映射后的各個(gè)邏輯子功能分配給具體的某個(gè)CLB的過(guò)程。布線是指在布局完成后，根據(jù)整體邏輯功能的需要，將各子功能模塊用硬件連線連接起來(lái)的過(guò)程。產(chǎn)生下載數(shù)據(jù)是指產(chǎn)生能夠被目標(biāo)器件識(shí)別的編程數(shù)據(jù)。對(duì)于可編程邏輯器件而言，CPLD的下載數(shù)據(jù)為熔絲圖文件即JEDEC文件；FPGA的下載數(shù)據(jù)為位流數(shù)據(jù)文件Bitstream。器件下載也稱為器件編程，這一步是將設(shè)計(jì)實(shí)現(xiàn)階段產(chǎn)生的下載數(shù)據(jù)下載入目標(biāo)器件的過(guò)程。設(shè)計(jì)驗(yàn)證包括功能仿真、時(shí)序仿真與硬件測(cè)試。這一步通過(guò)仿真器來(lái)完成，利用編譯器產(chǎn)生的數(shù)據(jù)文件自動(dòng)完成邏輯功能仿真和延時(shí)特性仿真。在仿真文件中加載不同的激勵(lì)，可以觀察中間結(jié)果以及輸出波形。必要時(shí)，可以返回設(shè)計(jì)輸入階段，修改設(shè)計(jì)輸入，最終達(dá)到設(shè)計(jì)要求。TOP-DOWN設(shè)計(jì)方法TOP-DOWN即自頂向下設(shè)計(jì)方法，是數(shù)字系統(tǒng)設(shè)計(jì)常用的設(shè)計(jì)方法，其本質(zhì)是模塊化設(shè)計(jì)方法，其精髓在于對(duì)系統(tǒng)功能按層逐漸分解，按層進(jìn)行設(shè)計(jì)，按層進(jìn)行驗(yàn)證仿真

ABEL-HDLVerilog-HDL

VHDLABEL-HDLABEL-HDL是美國(guó)DATAI/O公司開發(fā)的硬件描述語(yǔ)言。目前支持ABEL-HDL語(yǔ)言的開發(fā)工具很多，有DOS版的ABEL4.0(目前主要用于GAL的開發(fā))、DATATI/O的Synario、Lattice的ispEXPERT、Xilinx的Foundation等軟件。通過(guò)文件轉(zhuǎn)換，ABEL-HDL程序可以被轉(zhuǎn)換為VHDL等其他HDL。

ABEL-HDL語(yǔ)言的基本結(jié)構(gòu)可包含一個(gè)或幾個(gè)獨(dú)立的模塊。每個(gè)模塊包含一整套對(duì)電路或子電路的完全的邏輯描述。無(wú)論有多少模塊都能結(jié)合到一個(gè)源文件中，并同時(shí)予以處理。ABEL-HDL源文件模塊可分成五段：頭段、說(shuō)明段、邏輯描述段、測(cè)試向量段和結(jié)束段。ABEL-HDL是美國(guó)DATAI/O公司開發(fā)的硬件描述語(yǔ)言。目前支持ABEL-HDL語(yǔ)言的開發(fā)工具很多，有DOS版的ABEL4.0(目前主要用于GAL的開發(fā))、DATATI/O的Synario、Lattice的ispEXPERT、Xilinx的Foundation等軟件。通過(guò)文件轉(zhuǎn)換，ABEL-HDL程序可以被轉(zhuǎn)換為VHDL等其他HDL。

ABEL-HDL語(yǔ)言的基本結(jié)構(gòu)可包含一個(gè)或幾個(gè)獨(dú)立的模塊。每個(gè)模塊包含一整套對(duì)電路或子電路的完全的邏輯描述。無(wú)論有多少模塊都能結(jié)合到一個(gè)源文件中，并同時(shí)予以處理。ABEL-HDL源文件模塊可分成五段：頭段、說(shuō)明段、邏輯描述段、測(cè)試向量段和結(jié)束段。ABEL-HDL是美國(guó)DATAI/O公司開發(fā)的硬件描述語(yǔ)言。目前支持ABEL-HDL語(yǔ)言的開發(fā)工具很多，有DOS版的ABEL4.0(目前主要用于GAL的開發(fā))、DATATI/O的Synario、Lattice的ispEXPERT、Xilinx的Foundation等軟件。通過(guò)文件轉(zhuǎn)換，ABEL-HDL程序可以被轉(zhuǎn)換為VHDL等其他HDL。

ABEL-HDL語(yǔ)言的基本結(jié)構(gòu)可包含一個(gè)或幾個(gè)獨(dú)立的模塊。每個(gè)模塊包含一整套對(duì)電路或子電路的完全的邏輯描述。無(wú)論有多少模塊都能結(jié)合到一個(gè)源文件中，并同時(shí)予以處理。ABEL-HDL源文件模塊可分成五段：頭段、說(shuō)明段、邏輯描述段、測(cè)試向量段和結(jié)束段。Verilog-HDL

Verilog-HDL是目前應(yīng)用較廣泛的一種硬件描述語(yǔ)言。設(shè)計(jì)者可以用它來(lái)進(jìn)行各種級(jí)別的邏輯設(shè)計(jì)，可以用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分析、邏輯綜合等。Verilog-HDL是專門為ASIC設(shè)計(jì)而開發(fā)的，本身即適合ASIC設(shè)計(jì)。在亞微米和深亞微米ASIC已成為電子設(shè)計(jì)主流的今天，Verilog-HDL的發(fā)展前景是非常遠(yuǎn)大的。Verilog-HDL較為適合算法級(jí)(Algorithm)、寄存器傳輸級(jí)(RTL)、邏輯級(jí)(Logic)和門級(jí)(Gate)設(shè)計(jì)，而對(duì)于特大型的系統(tǒng)級(jí)設(shè)計(jì)，則VHDL更為適合。

Verilog-HDL把一個(gè)數(shù)字系統(tǒng)當(dāng)作一組模塊來(lái)描述。每一個(gè)模塊具有模塊的接口以及關(guān)于模塊內(nèi)容的描述。一個(gè)模塊代表一個(gè)邏輯單元，這些模塊用網(wǎng)絡(luò)相互連接，相互通信。

VHDL語(yǔ)言涵蓋面廣，抽象描述能力強(qiáng)，支持硬件的設(shè)計(jì)、驗(yàn)證、綜合與測(cè)試。VHDL能在多個(gè)級(jí)別上對(duì)同一邏輯功能進(jìn)行描述，如可以在寄存器級(jí)別上對(duì)電路的組成結(jié)構(gòu)進(jìn)行描述，也可以在行為描述級(jí)別上對(duì)電路的功能與性能進(jìn)行描述。無(wú)論哪種級(jí)別的描述，都有賴于優(yōu)良的綜合工具將VHDL描述轉(zhuǎn)化為具體的硬件結(jié)構(gòu)。相對(duì)于其他硬件描述語(yǔ)言，VHDL的抽象描述能力更強(qiáng)，因此運(yùn)用VHDL進(jìn)行復(fù)雜電路設(shè)計(jì)時(shí)，非常適合自頂向下分層設(shè)計(jì)的方法。首先從系統(tǒng)級(jí)功能設(shè)計(jì)開始，對(duì)系統(tǒng)的高層模塊進(jìn)行行為與功能描述并進(jìn)行高層次的功能仿真，然后從高層模塊開始往下逐級(jí)細(xì)化描述。VHDL設(shè)計(jì)描述的基本結(jié)構(gòu)包含有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體，而完整的VHDL結(jié)構(gòu)還包括配置、程序包與庫(kù)。VHDLVerilog-HDL和VHDL的比較VHDLVerilog語(yǔ)言是一種較低級(jí)的描述語(yǔ)言，最適于描述門級(jí)電路，易于控制電路資源。Verilog語(yǔ)言在高級(jí)描述方面不如VHDL在Verilog設(shè)計(jì)中，工作量通常比較大，因?yàn)樵O(shè)計(jì)者需要搞清楚具體電路結(jié)構(gòu)的細(xì)節(jié)VHDL語(yǔ)言是一種高級(jí)描述語(yǔ)言，適用于電路高級(jí)建模，綜合的效率和效果都比較好。VHDL直接描述門電路的能力不如Verilog語(yǔ)言VHDL入門較難，但在熟悉以后，設(shè)計(jì)效率明顯高于Verilog，生成的電路性能也與Verilog不相上下。在VHDL設(shè)計(jì)中，綜合器完成的工作量是巨大的，設(shè)計(jì)者所做的工作就相對(duì)減少了Verilog-HDLVerilog-HDL和VHDL的相同點(diǎn)

Verilog-HDL和VHDL都已成為IEEE標(biāo)準(zhǔn)。其共同的特點(diǎn)在于：能形式化地抽象表示電路的結(jié)構(gòu)和行為，支持邏輯設(shè)計(jì)中層次與領(lǐng)域的描述，可借用高級(jí)語(yǔ)言的精巧結(jié)構(gòu)來(lái)簡(jiǎn)化電路的描述，具有電路仿真與驗(yàn)證機(jī)制以保證設(shè)計(jì)的正確性，支持電路描述由高層到低層的綜合轉(zhuǎn)換，便于文檔管理，易于理解和設(shè)計(jì)重用。可編程邏輯器件開發(fā)工具ispLEVER是Lattice公司提供的新款EDA軟件。這款軟件提供設(shè)計(jì)輸入、HDL綜合、仿真、器件適配、布局布線、編程和在系統(tǒng)設(shè)計(jì)調(diào)試等功能。ISE這款軟件提供設(shè)計(jì)輸入、綜合、仿真、布局布線、配置和在線調(diào)試等功能。ISE是一個(gè)軟件包，除了ISE集成環(huán)境ProjectNavigator外，還集成了眾多的軟件工具。QuartusII是Altera公司開發(fā)工具，QuartusII提供了與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使用QuartusII，設(shè)計(jì)者無(wú)需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)，而只需要用自己熟悉的設(shè)計(jì)輸入工具準(zhǔn)確描述系統(tǒng)功能要求，QuartusII會(huì)自動(dòng)把這些設(shè)計(jì)輸入轉(zhuǎn)換成最終結(jié)構(gòu)所需的格式。ispLEVERISEQuartusIIIP核概述

IP的英文全稱為IntellectualProperty，即知識(shí)產(chǎn)權(quán)。IP涉及社會(huì)生活各個(gè)領(lǐng)域，在EDA領(lǐng)域，IP以IP核（IPCore)的形式出現(xiàn)。所謂IP核，是指將電子設(shè)計(jì)過(guò)程中經(jīng)常使用而又對(duì)設(shè)計(jì)要求較高的功能模塊，經(jīng)過(guò)嚴(yán)格測(cè)試與高度優(yōu)化，精心設(shè)計(jì)為參數(shù)可調(diào)的模塊，其他用戶通過(guò)調(diào)整IP核的參數(shù)即可滿足特定的設(shè)計(jì)需要。IP核的獲得方法有繼承、共享與購(gòu)買。IP核按實(shí)現(xiàn)方法區(qū)分，通常分為軟核、固核與硬核。

軟核是指用硬件描述語(yǔ)言描述的功能模塊，但不涉及具體的實(shí)現(xiàn)電路。軟核最終產(chǎn)品與一般的HDL編寫的源程序相似，但軟核開發(fā)的成本較大，對(duì)開發(fā)所需的軟件、硬件要求較高。由于軟核開發(fā)時(shí)未涉及具體實(shí)現(xiàn)電路，因此為使用者在軟核基礎(chǔ)上的二次開發(fā)提供了