數(shù)字電子技術(shù)基礎(chǔ) 課件 第7章 時(shí)序邏輯電路

數(shù)字電子技術(shù)基礎(chǔ)第1章信號(hào)與電子電路概述第2章數(shù)制和編碼第3章基本邏輯關(guān)系與邏輯門第4章邏輯代數(shù)與邏輯函數(shù)第5章Verilog硬件描述語言和Quartus軟件第6章組合邏輯電路第7章時(shí)序邏輯電路第8章模數(shù)和數(shù)模轉(zhuǎn)換第9章脈沖信號(hào)電路第10章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)踐第7章時(shí)序邏輯電路7.1

觸發(fā)器

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觸發(fā)器7.1.1基本RS觸發(fā)器1.電路構(gòu)成7.1

觸發(fā)器

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觸發(fā)器3.邏輯符號(hào)4.邏輯功能描述（1）特性表與非門成的基本RS觸發(fā)器的特性表見表7-1。7.1

觸發(fā)器

（3）狀態(tài)轉(zhuǎn)換圖圖7-8是由與非門構(gòu)成的基本RS觸發(fā)器的狀態(tài)轉(zhuǎn)換圖，0和1是觸發(fā)器的兩個(gè)狀態(tài)，箭頭方向代表從現(xiàn)態(tài)到次態(tài)，弧線旁是狀態(tài)轉(zhuǎn)換的條件，x表示任意狀態(tài)。（4）時(shí)序圖觸發(fā)器的功能也可以用輸入輸出波形圖直觀地表示出來，下面通過例7-1進(jìn)行介紹。7.1

觸發(fā)器

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觸發(fā)器7.1

觸發(fā)器7.1.2鐘控觸發(fā)器1.鐘控RS觸發(fā)器（鐘控RS鎖存器）7.1

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觸發(fā)器2.鐘控D觸發(fā)器（D鎖存器）7.1

觸發(fā)器7.1

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觸發(fā)器3.鐘控觸發(fā)器的空翻7.1.3邊沿觸發(fā)器1.邊沿JK觸發(fā)器7.1

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觸發(fā)器①該器件有16個(gè)引腳，使用時(shí)第8引腳接地，第16引腳接VCC。②該器件包含兩個(gè)完全相同的邊沿J觸發(fā)器，分別用端口名稱前的阿拉伯?dāng)?shù)字1和2進(jìn)行區(qū)分。7.1

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觸發(fā)器2.邊沿D觸發(fā)器7.1

觸發(fā)器7.1

觸發(fā)器7.1

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觸發(fā)器3.邊沿T觸發(fā)器7.1

觸發(fā)器7.1.4觸發(fā)器之間的相互轉(zhuǎn)換7.2時(shí)序邏輯電路的分析7.2.1同步時(shí)序邏輯電路的分析①根據(jù)邏輯電路圖寫出各觸發(fā)器的驅(qū)動(dòng)方程（激勵(lì)方程）和輸出方程。②將驅(qū)動(dòng)方程代入各觸發(fā)器的特性方程得到觸發(fā)器的次態(tài)方程（即狀態(tài)方程）。7.2時(shí)序邏輯電路的分析③根據(jù)狀態(tài)方程和輸出方程，分析得到時(shí)序邏輯電路的狀態(tài)轉(zhuǎn)換表。④由狀態(tài)轉(zhuǎn)換表畫出狀態(tài)轉(zhuǎn)換⑤分析得到電路的邏輯功能?！纠?-3】電路如圖7-31所示，列出狀態(tài)轉(zhuǎn)換表，畫出狀態(tài)轉(zhuǎn)換圖，分析邏輯功能。解：電路只含有一個(gè)下降沿觸發(fā)的邊沿J觸發(fā)器，沒有組合邏輯電路的輸入和輸出信號(hào)，是最簡單的時(shí)序邏輯電路。1）寫出各個(gè)方程。7.2時(shí)序邏輯電路的分析2）根據(jù)狀態(tài)方程得到狀態(tài)轉(zhuǎn)換表（見表7-11），并畫出狀態(tài)轉(zhuǎn)換圖（見圖7-32）。3）邏輯功能分析?！纠?-4】分析圖7-33所不時(shí)序邏輯電路，列出狀態(tài)轉(zhuǎn)換表，畫出狀態(tài)轉(zhuǎn)換圖和Q1、Q0的波形。解：電路含有兩個(gè)下降沿觸發(fā)的邊沿J觸發(fā)器，由同一個(gè)CLK提供時(shí)鐘信號(hào)，屬于同步時(shí)序邏輯電路。1）寫出各個(gè)方程。7.2時(shí)序邏輯電路的分析2）將Q1Q0的4種狀態(tài)代入狀態(tài)方程，可得狀態(tài)轉(zhuǎn)換表，見表7-12。7.2時(shí)序邏輯電路的分析3）根據(jù)狀態(tài)轉(zhuǎn)換表畫出狀態(tài)轉(zhuǎn)換圖。4）畫出時(shí)序圖。5）邏輯功能分析。【例7-5）試分析圖7-35所示時(shí)序邏輯電路，列出狀態(tài)轉(zhuǎn)換表，畫出狀態(tài)轉(zhuǎn)換圖和時(shí)序圖。7.2時(shí)序邏輯電路的分析解：該電路力同步時(shí)序邏輯電路，X、Y分別是電路的輸入和輸出信號(hào)。1）寫出各個(gè)方程。7.2時(shí)序邏輯電路的分析2）列出狀態(tài)轉(zhuǎn)換表，見表7-13。7.2時(shí)序邏輯電路的分析3）畫出狀態(tài)轉(zhuǎn)換圖及時(shí)序圖，如圖7-36所示。7.2時(shí)序邏輯電路的分析4）邏輯功能分析。7.2時(shí)序邏輯電路的分析7.2時(shí)序邏輯電路的分析4）邏輯功能分析。5）畫出時(shí)序圖。7.2時(shí)序邏輯電路的分析7.2.2異步時(shí)序邏輯電路的分析7.2時(shí)序邏輯電路的分析7.2時(shí)序邏輯電路的分析1）寫出各個(gè)方程。①時(shí)鐘方程為②輸出方程為③驅(qū)動(dòng)方程為④將各驅(qū)動(dòng)方程代入D觸發(fā)器的特性方程，得到各觸發(fā)器的狀態(tài)方程為7.2時(shí)序邏輯電路的分析2）將的4種狀態(tài)代入上面的狀態(tài)方程，可得狀態(tài)轉(zhuǎn)換表，見表7-15。3）根據(jù)狀態(tài)轉(zhuǎn)換表可得狀態(tài)轉(zhuǎn)換圖和時(shí)序圖，如圖7-42所示。7.2時(shí)序邏輯電路的分析4）邏輯功能分析。【例7-8】分析圖7-43所示時(shí)序邏輯電路，列出狀態(tài)轉(zhuǎn)換表，畫出狀態(tài)轉(zhuǎn)換圖和Q2、Q1、Q0的波形。解：電路含有3個(gè)下降沿觸發(fā)的邊沿JK觸發(fā)器，其中FF0和FF2共用一個(gè)時(shí)鐘CLK，但FF1的時(shí)鐘是由FF0的Q0提供的，因此屬于異步時(shí)序邏輯電路。7.2時(shí)序邏輯電路的分析1）寫出各個(gè)方程。①時(shí)鐘方程為②驅(qū)動(dòng)方程為③將各驅(qū)動(dòng)方程代入J觸發(fā)器的特性方程，得到各觸發(fā)器的狀態(tài)方程內(nèi)7.2時(shí)序邏輯電路的分析2）將的8種狀態(tài)代入上面的狀態(tài)方程，可得狀態(tài)轉(zhuǎn)換表，見表7-16。7.2時(shí)序邏輯電路的分析3）根據(jù)狀態(tài)轉(zhuǎn)換表可得狀態(tài)轉(zhuǎn)換圖和時(shí)序圖，如圖7-44所示。7.2時(shí)序邏輯電路的分析4）邏輯功能分析。7.3時(shí)序邏輯電路的設(shè)計(jì)1）根據(jù)給定的邏輯功能建立原始狀態(tài)轉(zhuǎn)換圖。2）狀態(tài)化簡。3）狀態(tài)編碼。4）列出狀態(tài)方程和輸出方程（如果有）。5）列出驅(qū)動(dòng)方程。7.3時(shí)序邏輯電路的設(shè)計(jì)6）畫出邏輯電路圖。7）檢查能否自啟動(dòng)?！纠?-9】使用D觸發(fā)器設(shè)計(jì)一個(gè)帶進(jìn)位輸出標(biāo)志位Y的同步8421BCD碼加法計(jì)數(shù)器。解：1）畫出狀態(tài)轉(zhuǎn)換圖，列出狀態(tài)轉(zhuǎn)換表。7.3時(shí)序邏輯電路的設(shè)計(jì)7.3時(shí)序邏輯電路的設(shè)計(jì)2）對(duì)無關(guān)項(xiàng)進(jìn)行處理，得到改進(jìn)后的全狀態(tài)轉(zhuǎn)換圖和全狀態(tài)轉(zhuǎn)換表。7.3時(shí)序邏輯電路的設(shè)計(jì)7.3時(shí)序邏輯電路的設(shè)計(jì)7.3時(shí)序邏輯電路的設(shè)計(jì)7.3時(shí)序邏輯電路的設(shè)計(jì)3）寫出狀態(tài)方程、驅(qū)動(dòng)方程和輸出方程。4）完成電路圖。7.3時(shí)序邏輯電路的設(shè)計(jì)7.3時(shí)序邏輯電路的設(shè)計(jì)7.3時(shí)序邏輯電路的設(shè)計(jì)7.3時(shí)序邏輯電路的設(shè)計(jì)7.3時(shí)序邏輯電路的設(shè)計(jì)7.3時(shí)序邏輯電路的設(shè)計(jì)7.3時(shí)序邏輯電路的設(shè)計(jì)2）狀態(tài)化簡。7.3時(shí)序邏輯電路的設(shè)計(jì)3）狀態(tài)編碼。7.3時(shí)序邏輯電路的設(shè)計(jì)4）寫出狀態(tài)方程和輸出方程。7.3時(shí)序邏輯電路的設(shè)計(jì)5）寫出驅(qū)動(dòng)方程，完成電路圖。7.3時(shí)序邏輯電路的設(shè)計(jì)7.3時(shí)序邏輯電路的設(shè)計(jì)7.3時(shí)序邏輯電路的設(shè)計(jì)2）狀態(tài)編碼。7.3時(shí)序邏輯電路的設(shè)計(jì)3）寫出狀態(tài)方程和輸出方程。7.3時(shí)序邏輯電路的設(shè)計(jì)7.3時(shí)序邏輯電路的設(shè)計(jì)7.3時(shí)序邏輯電路的設(shè)計(jì)7.3時(shí)序邏輯電路的設(shè)計(jì)4）寫出驅(qū)動(dòng)方程，完成電路圖。7.3時(shí)序邏輯電路的設(shè)計(jì)7.4常用的時(shí)序邏輯功能器件7.4.1基本寄存器7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.4.2移位寄存器1.單向移位寄存器7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件2.雙向移位寄存器7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.4.3集成計(jì)數(shù)器1.二進(jìn)制計(jì)數(shù)器7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件1）當(dāng)CLEAR為低電平時(shí)，不管輸入端的LOAD、DCBA、CLOCK、ENABLE-P、ENABLE-T是什么狀態(tài)，也不管輸出端QD~QA的現(xiàn)態(tài)是什么，電路實(shí)現(xiàn)異步復(fù)位，將QD~QA清零（Clearoutputstozero）。2）當(dāng)CLEAR變高電平時(shí)，如果LOAD是低電平，時(shí)鐘脈沖CLOCK的上升沿到來那一刻，電路實(shí)現(xiàn)置數(shù)，圖中D~A的值是1100，所以QD~QA被置1100，即十進(jìn)制數(shù)的12(Presettobinarytwelve)。3）當(dāng)CLEAR、LOAD、ENABLE-P、ENABLE-T都是高電平時(shí)，時(shí)鐘脈沖CLOCK的上升沿到來那一刻，電路實(shí)現(xiàn)計(jì)數(shù)，圖中QD~QA的狀態(tài)變化是1100?1101?1110?1111?0000→0001→0010(Counttothirteen,fourteen,fifteen,zero,oneandtwo。4）CIEAR和LOAD是高電平，ENABLE-P和ENABLE-T有任何一個(gè)是低電平，不論其他輸入端口是什么狀態(tài)，電路實(shí)現(xiàn)保持（Inhibit），圖中QD~QA始終維持0010的狀態(tài)。7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件2.十進(jìn)制計(jì)數(shù)器7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件3.可逆計(jì)數(shù)器7.4常用的時(shí)序邏輯功能器件4.任意進(jìn)制計(jì)數(shù)器的構(gòu)成（1）反饋復(fù)位法!反饋復(fù)位法是利用反饋電路產(chǎn)生一個(gè)控制信號(hào)，并將其送至集成計(jì)數(shù)器的復(fù)位端，使計(jì)數(shù)器各輸出端復(fù)位，從而達(dá)到實(shí)現(xiàn)任意進(jìn)制計(jì)數(shù)器的目的。7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件（2）反饋置數(shù)法!反饋置數(shù)法是利用反饋電路產(chǎn)生一個(gè)控制信號(hào)給集成計(jì)數(shù)器的置數(shù)端，使計(jì)數(shù)器輸出端狀態(tài)等于輸入數(shù)據(jù)，從而達(dá)到實(shí)現(xiàn)任意進(jìn)制計(jì)數(shù)器的目的。7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件（3）級(jí)聯(lián)反饋法根據(jù)任意進(jìn)制計(jì)數(shù)器的模，判斷需要幾片集成計(jì)數(shù)器，再利用反饋電路產(chǎn)生控制信號(hào)給集成計(jì)數(shù)器的復(fù)位端或置數(shù)端，從而達(dá)到實(shí)現(xiàn)任意進(jìn)制計(jì)數(shù)器的目的。①低位片74LS160和高位片74LS160受同一個(gè)時(shí)鐘脈沖控制，所以該電路是同步時(shí)序邏輯。7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.4常用的時(shí)序邏輯功能器件7.5有限狀態(tài)機(jī)7.5.1概述7.5.2有限狀態(tài)機(jī)的組成（1）狀態(tài)（State）狀態(tài)是系統(tǒng)在某一特定時(shí)間點(diǎn)的情況或條件描述。（2）輸入（Input）輸入是外部環(huán)境傳遞給有限狀態(tài)機(jī)的信息或信號(hào)。（3）轉(zhuǎn)移（Transition）轉(zhuǎn)移是有限狀態(tài)機(jī)從一個(gè)狀態(tài)變?yōu)榱硪粋€(gè)狀態(tài)的過程。7.5.3有限狀態(tài)機(jī)的類型（1）Moore型狀態(tài)機(jī)在Moore型狀態(tài)機(jī)中，輸出僅取決于當(dāng)前狀態(tài)，與當(dāng)前輸入無關(guān)。（2）Mealy型狀態(tài)機(jī)與Moore型狀態(tài)機(jī)不同，Mealy型狀態(tài)機(jī)的輸出取決于當(dāng)前狀態(tài)和當(dāng)前輸入。7.5.4有限狀態(tài)機(jī)的設(shè)計(jì)過程（1）確定狀態(tài)和輸入首先，需要理解系統(tǒng)應(yīng)該如何響應(yīng)不同的輸入序列，這通常需要通過分析系統(tǒng)的需求和行為來完成。7.5有限狀態(tài)機(jī)（2）定義狀態(tài)轉(zhuǎn)移和輸出對(duì)于每個(gè)可能的狀態(tài)和輸入組合，需要定義一個(gè)結(jié)果狀態(tài)和一個(gè)輸出。（3）創(chuàng)建狀態(tài)轉(zhuǎn)移圖或狀態(tài)轉(zhuǎn)移表這是一種可視化方法，可以清楚地顯示所有的狀態(tài)、輸入、轉(zhuǎn)移和輸出。（4）實(shí)現(xiàn)有限狀態(tài)機(jī)有多種方法可以實(shí)現(xiàn)有限狀態(tài)機(jī)，一種常見的方法是使用硬件描述語言（如Verilog或VHDL）進(jìn)行編程，另一種方法是使用數(shù)字邏輯門（如與門、或門、非門等）構(gòu)建電路。7.5.5有限狀態(tài)機(jī)的應(yīng)用（1）交通燈控制器交通燈控制器是有限狀