《數(shù)字邏輯與EDA設(shè)計》課件-第3章

第3章時序邏輯電路

3.1概述3.2鎖存器與觸發(fā)器3.3時序電路的分析3.4常用的時序邏輯電路3.5時序電路的設(shè)計方法3.6時序邏輯電路時序分析的基本概念

第2章中介紹了組合邏輯電路的特點，以及組合邏輯電路的分析方法和設(shè)計方法。本章介紹數(shù)字系統(tǒng)中的另一類邏輯電路—時序邏輯電路。

本章首先闡述時序邏輯電路的基本概念；然后介紹鎖存器和觸發(fā)器的基本原理，它們是能夠存儲一位數(shù)據(jù)的簡單時序邏輯電路；此外，還介紹時序電路的分析及設(shè)計方法，并介紹計數(shù)器、寄存器等常用時序電路。

3.1概述

3.1.1時序電路的基本概念及特點

時序邏輯電路是一種與時鐘脈沖序列有關(guān)的邏輯電路，它以組合電路為基礎(chǔ)，但又與組合電路不同。

常見的時序邏輯電路的結(jié)構(gòu)如圖3-1所示。圖中，X0、X1、…、Xi-1是外部輸入信號；Y0、Y1、…、Yj-1是輸出信號；Z0、Z1、…、Zn-1是存儲電路的驅(qū)動(或稱激勵)信號，它實質(zhì)上就是存儲電路的下一個存儲狀態(tài)的輸入信號；Q0、Q1、…、Qm-1是存儲電路的狀態(tài)信號，是存儲電路當(dāng)前的狀態(tài)。圖3-1時序邏輯電路示意圖

1．邏輯功能上的特點

時序電路在邏輯功能上的特點是：任意時刻電路的穩(wěn)定輸出，不僅取決于該時刻各個輸入變量的取值，而且還取決于電路原來的狀態(tài)，或者說，還與以前的輸入有關(guān)。

凡是符合以上特點的數(shù)字電路都是時序邏輯電路，這也是時序邏輯電路的定義。

2．電路結(jié)構(gòu)上的特點

由圖3-1可以看到，時序電路在電路結(jié)構(gòu)上具有如下特點：

(1)時序電路中通常包含著組合電路和存儲電路兩個組成部分，而存儲電路是必不可少的。存儲電路是由具有記憶功能的鎖存器或觸發(fā)器構(gòu)成的。

(2)存儲電路的輸出狀態(tài)必須反饋到組合電路的輸入端，與輸入信號一起共同決定組合電路的輸出。

在具體的時序電路中，有些并不具備圖3-1所示的完整形式。例如，有些時序電路沒有輸入信號，有的沒有組合邏輯部分，但只要它們在邏輯功能上具有時序電路的基本特征，仍然屬于時序電路。

典型的時序電路有計數(shù)器、讀/寫存儲器、寄存器、移位寄存器、順序脈沖發(fā)生器等。3.1.2時序電路邏輯功能的表示方法

與組合邏輯電路類似，在描述時序電路功能時，可使用以下幾種表示方式。

1．邏輯表達式

由圖3-1可以看到，在時序電路中存在著以下幾種函數(shù)式。

(1)輸出函數(shù)。時序電路的輸出可用如下函數(shù)來描述：寫成向量函數(shù)的形式如下：

Y?=?F[X，Q]

(2)驅(qū)動函數(shù)(激勵函數(shù))。時序電路的驅(qū)動(即各存儲單元的輸入)可用如下函數(shù)來描述：

寫成向量函數(shù)的形式如下：

Z?=?G[X，Q]

(3)狀態(tài)函數(shù)。時序電路的狀態(tài)可用如下函數(shù)來描述：

寫成向量函數(shù)的形式如下：

Q?=?H[Z，Q]

說明：在上面函數(shù)式中，Qn代表觸發(fā)器的現(xiàn)態(tài)，Qn+1代表觸發(fā)器的次態(tài)，相關(guān)內(nèi)容將在3.2節(jié)中詳細介紹。

2．狀態(tài)表

狀態(tài)表是描述時序電路中存儲狀態(tài)轉(zhuǎn)換過程及其與輸入、輸出信號之間關(guān)系的表格。如表3-1所示的狀態(tài)轉(zhuǎn)換表，描述的是輸入信號X、狀態(tài)轉(zhuǎn)換及輸出信號Y之間的關(guān)系。

表3-1中，S0～S3代表電路的4種存儲狀態(tài)，X表示輸入信號，Y表示輸出信號。表中描述的是，當(dāng)前狀態(tài)下輸入了信號X后，狀態(tài)所發(fā)生的改變以及對應(yīng)的輸出情況。

在設(shè)計時，需要對字母所表示的狀態(tài)進行編碼，這個操作稱為狀態(tài)編碼。編碼后的狀態(tài)表可書寫為真值表的形式，在這里稱為狀態(tài)轉(zhuǎn)換真值表，如表3-2為由表3-1變化而來的狀態(tài)轉(zhuǎn)換真值表。表中，對S0、S1、S2、S3狀態(tài)分別編碼為S0(00)、S1(01)、S2(10)、S3(11)。表3-1狀態(tài)轉(zhuǎn)換表示例

表3-2狀態(tài)轉(zhuǎn)換真值表示例

3．狀態(tài)圖

狀態(tài)圖又稱狀態(tài)轉(zhuǎn)換圖，用狀態(tài)圖描述時序電路的邏輯功能比狀態(tài)表更為形象直觀，它通過幾何圖形方式，將時序電路的狀態(tài)轉(zhuǎn)換關(guān)系及轉(zhuǎn)換條件表示出來，十分清晰。

畫狀態(tài)圖時，應(yīng)首先畫出電路的所有狀態(tài)，然后用箭頭描述狀態(tài)的轉(zhuǎn)換方向，箭頭旁邊注明狀態(tài)轉(zhuǎn)換的條件。

例如，將表3-1所示的狀態(tài)轉(zhuǎn)換關(guān)系改用狀態(tài)圖進行描述，結(jié)果如圖3-2所示。在狀態(tài)圖中，一個圓圈對應(yīng)一個存儲狀態(tài)，圓圈中的文字是狀態(tài)的名稱；狀態(tài)之間用箭頭表示它們之間的轉(zhuǎn)換關(guān)系，箭頭的起始位置對應(yīng)存儲器的原來狀態(tài)(即現(xiàn)態(tài))，箭頭的指向位置對應(yīng)存儲器的下一狀態(tài)(即次態(tài))，箭頭旁邊用文字或數(shù)字描述狀態(tài)轉(zhuǎn)換條件及輸出結(jié)果。其中斜線左邊表示的是狀態(tài)轉(zhuǎn)換條件(即輸入信號)，斜線右邊表示的是輸出信號。

當(dāng)對狀態(tài)進行編碼后，狀態(tài)可用編碼表示。圖3-3是狀態(tài)編碼后的狀態(tài)圖。只有給狀態(tài)進行編碼后，才能開始時序邏輯電路的設(shè)計。

4．時序圖

時序電路中的時序圖可反映出在時鐘脈沖序列及輸入信號的作用下，電路狀態(tài)及輸出信號隨時間變化的波形。圖3-2狀態(tài)圖示例圖3-3狀態(tài)編碼后的狀態(tài)圖示例3.1.3時序電路的分類

1．按觸發(fā)器的時鐘脈沖控制方式分類

(1)同步時序電路：指存儲電路中所有的觸發(fā)器狀態(tài)的改變都是在同一個時鐘脈沖(Clk)控制下同時發(fā)生。

(2)異步時序電路：指存儲電路中的觸發(fā)器由兩個或兩個以上的時鐘脈沖Clk控制或沒有Clk控制。

2．按輸出和輸入的關(guān)系分類

(1)?Mealy型時序電路：輸出信號不僅取決于存儲電路的狀態(tài)，還與輸入直接有關(guān)系，即

Y?=?F[X，Q]

(2)?Moore型時序電路：輸出信號僅僅取決于存儲電路的狀態(tài)，即

Y?=?F[Q]

在圖3-1中，如果沒有虛線，則電路為Moore型時序電路。

3.2鎖存器與觸發(fā)器

前面介紹了在時序邏輯電路中，必然存在著存儲電路。鎖存器和觸發(fā)器都是具有存儲功能的雙穩(wěn)態(tài)元器件(雙穩(wěn)態(tài)：存儲狀態(tài)0態(tài)和1態(tài)均為穩(wěn)定的狀態(tài))，它們就像門電路一樣，在數(shù)字電路中使用非常普遍。

鎖存器與觸發(fā)器的不同之處在于，鎖存器是電平敏感的存儲元件，而觸發(fā)器是邊沿觸發(fā)的存儲元件。

本節(jié)介紹各種類別鎖存器與觸發(fā)器電路的基本原理及功能。3.2.1鎖存器

1．基本RS鎖存器

1)基本RS鎖存器的基本結(jié)構(gòu)及工作原理

基本鎖存器是一個最簡單的時序電路。圖3-4為由一對或非門交叉耦合而成的基本鎖存器原理圖及其邏輯符號。

基本RS鎖存器有兩個輸入端R和S，有兩個輸出端Q和

。其中輸入端R(Reset)為置0端，或稱復(fù)位端；S(set)為置1端，或稱置位端。兩個輸出端Q和為互補輸出端，它們輸出的狀態(tài)剛好相反，圖3-4(b)中，輸出端的圓圈表示反相輸出的意思。圖3-4由或非門構(gòu)成的基本RS鎖存器的結(jié)構(gòu)及邏輯符號關(guān)于輸出狀態(tài)，在鎖存器或觸發(fā)器中，將Q?=?0、?

=?1這種輸出狀態(tài)稱為0態(tài)，將Q?=?1、?=?0這種輸出狀態(tài)稱為1態(tài)。

基本RS鎖存器的工作原理如下：

(1)當(dāng)輸入信號R?=?S?=?0時，鎖存器的輸出為穩(wěn)定的0態(tài)或1態(tài)，也就是說接收信號之后的狀態(tài)與接收信號之前的狀態(tài)相同。

如果用Qn表示接收信號之前的狀態(tài)(簡稱現(xiàn)態(tài))，用Qn+1表示接收信號之后的狀態(tài)(簡稱次態(tài))，則可表示為Qn+1

=?Qn。圖3-5說明了這種雙穩(wěn)態(tài)的情況。顯然，如果鎖存器原來的狀態(tài)Qn是0態(tài)，輸入R?=?S?=?0后，鎖存器次態(tài)Qn+1仍然是0態(tài)；如果鎖存器原來的狀態(tài)Qn是1態(tài)，輸入R?=?S?=?0后，鎖存器次狀態(tài)Qn+1仍然維持1態(tài)。

(2)當(dāng)輸入信號R?=?0、S?=?1時，由于S?=?1，使或非門G2輸出0，即?=?0，從而使得或非門G1的兩個輸入信號均為0，G1輸出1，即Q?=?1，顯然觸發(fā)器輸出狀態(tài)為1態(tài)，即Qn+1?=?1。圖3-5RS鎖存器的雙穩(wěn)態(tài)情況

(3)當(dāng)輸入信號R?=?1、S?=?0時，由于R?=?1，使或非門G1輸出0，即Q?=?0，從而使得或非門G2的兩個輸入信號均為0，G2輸出1，即?=?1，顯然觸發(fā)器輸出狀態(tài)為0態(tài)，即Qn+1?=?0。

(4)當(dāng)輸入信號R?=?S?=?1時，兩個或非門的輸出均為0，即Q?=?0、?=?0，此輸出既非0態(tài)，也非1態(tài)。這種狀態(tài)并非鎖存器的正常工作狀態(tài)，應(yīng)避免出現(xiàn)。

2)基本RS鎖存器的特性表及特性函數(shù)

特性表是反映鎖存器或觸發(fā)器的次態(tài)Qn+1與現(xiàn)態(tài)Qn以及輸入信號之間對應(yīng)關(guān)系的表格。特性表類似于真值表，但由于它用于反映鎖存器或觸發(fā)器的特性，故稱為特性表。特性函數(shù)是以邏輯表達式的方式反映鎖存器或觸發(fā)器的次態(tài)Qn+1與現(xiàn)態(tài)Qn以及輸入信號之間的邏輯關(guān)系。

綜合以上描述，我們可以得到基本RS鎖存器的特性表，如表3-3所示。

將特性表中的數(shù)值填入卡諾圖，如圖3-6所示。化簡后，可得基本RS鎖存器的特性函數(shù)：表3-3RS鎖存器特性表圖3-6基本RS鎖存器卡諾圖

3)基本RS鎖存器時序圖

圖3-7所示為給定了R、S輸入波形后，基本RS鎖存器的時序圖。圖中t3、t7、t10時刻，R?=

1、S?=

0，鎖存器置0；t1、t5時刻，R?=

0、S?=

1，鎖存器置1；t4、t6時刻，R?=?S?=

0，鎖存器保持原來狀態(tài)不變；t2、t8時刻，R?=?S?=

1，鎖存器兩個輸出端均輸出0(非鎖存器的正常狀態(tài))；在t9時刻，R?=?S?=

0，此時鎖存器應(yīng)保持為雙穩(wěn)態(tài)中的0態(tài)或1態(tài)，但由于前一時刻R?=?S?=

1，使Q?=

0、

=

0(非鎖存器的正常狀態(tài))，因此t9時刻鎖存器的狀態(tài)在這里是無法確定的，其狀態(tài)取決于兩個或非門延遲的差異，圖中用虛線表示這種不確定的狀態(tài)。這種當(dāng)兩個有效信號同時撤銷時所產(chǎn)生的狀態(tài)不確定的情況稱為竟態(tài)現(xiàn)象。圖3-7基本RS鎖存器的時序圖

4)基本RS鎖存器的特點

基本RS鎖存器的電路比較簡單，它是組成各種功能更為完善的鎖存器及觸發(fā)器的基本單元；其輸入信號直接控制著輸出的狀態(tài)(稱為電平直接控制)，根據(jù)輸入信號的不同，基本RS鎖存器具有保持、置1、置0功能；輸入信號R、S之間有約束。

2．D鎖存器

1)?D鎖存器的基本結(jié)構(gòu)及工作原理

圖3-8為一個簡單的D鎖存器的結(jié)構(gòu)圖及電路邏輯符號。圖中，D為輸入信號。

由電路結(jié)構(gòu)圖可以看到：

(1)當(dāng)輸入信號D?=?0時，R?=?1、S?=?0，此為置“0”信號，因此Qn+1?=?0。

(2)當(dāng)輸入信號D?=?1時，R?=?0、S?=?1，此為置“1”信號，因此Qn+1?=?1。

圖3-8D鎖存器的電路結(jié)構(gòu)及邏輯符號

2)?D鎖存器的特性表及特性函數(shù)

表3-4為D鎖存器的特性表。由特性表可寫出D鎖存器的特性函數(shù)：Qn+1?=?D。

3)?D鎖存器時序圖

圖3-9所示為給定D輸入波形后，D鎖存器的時序圖。

4)?D鎖存器的特點

D鎖存器為電平直接控制，不存在RS觸發(fā)器的約束問題，D鎖存器具有置0及置1功能。表3-4D鎖存器特性表

圖3-9D鎖存器的時序圖

3．門控D鎖存器

1)門控D鎖存器的基本結(jié)構(gòu)及工作原理

圖3-10為門控D鎖存器的電路結(jié)構(gòu)圖及邏輯符號。圖中，增加了控制同步的時鐘信號Clk。

由電路結(jié)構(gòu)圖可以看到：

(1)當(dāng)Clk?=?0時，R?=?S?=?0，此時鎖存器的狀態(tài)不會改變，即Qn+1?=?Qn。

(2)當(dāng)Clk?=?1時，與前面介紹的D鎖存器相同，由輸入信號D控制鎖存器狀態(tài)，即Qn+1?=?D。圖3-10門控D鎖存器的結(jié)構(gòu)及邏輯符號

2)門控D鎖存器的特性函數(shù)

顯然，門控D鎖存器的特性函數(shù)是：Qn+1?=?D，Clk?=?1期間有效。

3)門控D鎖存器時序圖

圖3-11所示為給定Clk波形及D輸入波形后，門控D鎖存器的時序圖。圖中可見，在Clk為1期間，Q跟隨D變化，而在Clk為0期間，Q維持原先狀態(tài)不變。

4)門控D鎖存器的特點

門控D鎖存器具有置0和置1功能，同時，它受同步時鐘Clk控制，在Clk?=?1期間接收信號，Clk?=?0期間鎖存，便于多個鎖存器同步工作。圖3-11門控D鎖存器的時序圖3.2.2觸發(fā)器

觸發(fā)器與鎖存器的不同之處在于，鎖存器是電平敏感的存儲元件，而觸發(fā)器是脈沖邊沿觸發(fā)的存儲元件。

下面首先介紹D觸發(fā)器的結(jié)構(gòu)、原理及功能，然后介紹其他觸發(fā)器的功能。

1．D觸發(fā)器

1)電路原理及邏輯符號

D觸發(fā)器與D鎖存器一樣，具有置0和置1功能。圖3-12為D觸發(fā)器的電路結(jié)構(gòu)圖及邏輯符號。圖3-12D觸發(fā)器的結(jié)構(gòu)及邏輯符號由圖3-12可見，一個D觸發(fā)器由兩個D鎖存器構(gòu)成，它們的時鐘控制信號互為反相。圖中鎖存器L1稱為主鎖存器，L2稱為從鎖存器。其工作原理是：

(1)?Clk?=?0時，主鎖存器的Clk1?=?1，因而主鎖存器開通，D的值將無條件地傳送到Qm。而此時由于從鎖存器的Clk2?=?0，從鎖存器斷路，D的值無法傳送至Q端，Q將保持原來的值不變。

(2)?Clk從0信號上升到1信號，主鎖存器的Clk1?=?0，主鎖存器斷路，不再接收D信號，Qm保持Clk信號變化時刻D的信號。從鎖存器的Clk2?=?1，從鎖存器L2開通，Qm信號被送至Q端。故最終送入Q端的是Clk信號上升瞬間D的值。由于D信號只在時鐘脈沖Clk的邊沿復(fù)制到Q端，故這類觸發(fā)器又被稱為主從觸發(fā)器或邊沿觸發(fā)器。邏輯符號中的三角表示觸發(fā)器使用時鐘邊沿觸發(fā)，圖3-12(b)中的符號所表示的邊沿為時鐘Clk的上升沿。

如果將圖3-12所示電路改為圖3-13所示的電路，則此D觸發(fā)器是Clk脈沖下降沿觸發(fā)，對應(yīng)的邏輯符號如圖3-13(b)所示，符號中的三角外有一圓圈，表示的是下降沿觸發(fā)。圖3-13下降沿觸發(fā)的D觸發(fā)器符號

2)特性表及特性函數(shù)

表3-5為圖3-12所示的上升沿觸發(fā)的D觸發(fā)器的特性表。

對于圖3-12所示的D觸發(fā)器，其特性函數(shù)是：

Clk↑有效

3)?D觸發(fā)器的狀態(tài)圖

圖3-14為D觸發(fā)器的狀態(tài)轉(zhuǎn)換圖。圖中兩個圓圈中的0和1分別代表觸發(fā)器的兩個狀態(tài)；箭頭代表狀態(tài)的變化，箭頭起始端對應(yīng)現(xiàn)態(tài)，箭頭指向?qū)?yīng)次態(tài)；箭頭旁邊的數(shù)字對應(yīng)著狀態(tài)轉(zhuǎn)換的條件，即輸入信號的值。表3-5D觸發(fā)器特性表

圖3-14D觸發(fā)器狀態(tài)圖

4)?D觸發(fā)器時序圖

圖3-15所示為給定Clk波形及D輸入波形后，上升沿觸發(fā)的D觸發(fā)器的時序圖。對于同樣的輸入波形，如作用于下降沿觸發(fā)的D觸發(fā)器上，結(jié)果卻不相同，如圖3-16所示。

5)?D觸發(fā)器的特點

D觸發(fā)器具有置0及置1功能，為時鐘脈沖邊沿控制，便于多個觸發(fā)器同步工作，抗干擾能力強。圖3-15上升沿觸發(fā)的D觸發(fā)器時序圖

圖3-16下升沿觸發(fā)的D觸發(fā)器時序圖

2．JK觸發(fā)器

1)電路原理及邏輯符號

在D觸發(fā)器的基礎(chǔ)上，增加3個門，如圖3-17(a)所示，可得到JK觸發(fā)器。其邏輯關(guān)系是圖3-17JK觸發(fā)器電路結(jié)構(gòu)及邏輯符號顯然：

(1)當(dāng)J?=?K?=?0時，，即當(dāng)時鐘觸發(fā)邊沿到來時，觸發(fā)器狀態(tài)不改變；

(2)當(dāng)J?=?0，K?=?1時，，即當(dāng)時鐘觸發(fā)邊沿到來時，觸發(fā)器狀態(tài)變?yōu)?態(tài)；

(3)當(dāng)J?=?1，K?=?0時，，即當(dāng)時鐘觸發(fā)邊沿到來時，觸發(fā)器狀態(tài)變?yōu)?態(tài)；

(4)當(dāng)J?=?K?=?1時，，即當(dāng)時鐘觸發(fā)邊沿到來時，觸發(fā)器狀態(tài)與原來狀態(tài)相反。

在時鐘觸發(fā)器中，凡是具有保持、置0、置1及翻轉(zhuǎn)功能的觸發(fā)器稱為JK觸發(fā)器。圖3-17(b)為下降沿觸發(fā)的JK觸發(fā)器的邏輯符號。

2)特性表及特性函數(shù)

表3-6所示為下降沿觸發(fā)的JK觸發(fā)器的特性表。

JK觸發(fā)器的特性函數(shù)的卡諾圖如圖3-18所示。

JK觸發(fā)器的特性函數(shù)是

Clk↓有效

3)?JK觸發(fā)器的狀態(tài)圖

圖3-19為JK觸發(fā)器的狀態(tài)轉(zhuǎn)換圖。

4)?JK觸發(fā)器時序圖

圖3-20所示為給定Clk波形及J、K輸入波形后，JK觸發(fā)器的時序圖。表3-6JK觸發(fā)器特性表

圖3-18JK觸發(fā)器卡諾圖圖3-19JK觸發(fā)器狀態(tài)圖圖3-20JK觸發(fā)器的時序圖

5)?JK觸發(fā)器的特點

JK觸發(fā)器具有保持、置0、置1、翻轉(zhuǎn)功能，為邊沿時鐘脈沖控制，抗干擾能力強。

3．RS觸發(fā)器

1)邏輯符號

在時鐘觸發(fā)器中，凡是具有保持、置0、置1功能的觸發(fā)器稱為RS觸發(fā)器。圖3-21為下降沿觸發(fā)的RS觸發(fā)器的邏輯符號。圖3-21RS觸發(fā)器邏輯符號

2)特性表及特性函數(shù)

RS觸發(fā)器的特性表與RS鎖存器相同(見表3-1)。RS觸發(fā)器的特性函數(shù)是：

3)?RS觸發(fā)器的狀態(tài)圖

圖3-22為RS觸發(fā)器的狀態(tài)轉(zhuǎn)換圖。

4)?RS觸發(fā)器的特點

RS觸發(fā)器具有保持、置0、置1功能，為邊沿時鐘脈沖控制，抗干擾能力強，但R、S有約束。Clk↓有效圖3-22RS觸發(fā)器狀態(tài)圖

4．T觸發(fā)器

1)邏輯符號

在時鐘觸發(fā)器中，凡是具有保持、翻轉(zhuǎn)功能的觸發(fā)器稱為T觸發(fā)器。圖3-23為上升沿觸發(fā)的T觸發(fā)器的邏輯符號。

2)特性表及特性函數(shù)

表3-7所示為上升沿觸發(fā)的T觸發(fā)器的特性表。

T觸發(fā)器的特性函數(shù)是Clk↑有效圖3-23T觸發(fā)器邏輯符號表3-7T觸發(fā)器特性表

3)?T觸發(fā)器的狀態(tài)圖

圖3-24為T觸發(fā)器的狀態(tài)轉(zhuǎn)換圖。

4)?T觸發(fā)器時序圖

圖3-25所示為給定Clk波形及T輸入波形后，上升沿觸發(fā)的T觸發(fā)器的時序圖。

5)?T觸發(fā)器的特點

T觸發(fā)器具有保持、翻轉(zhuǎn)功能，為邊沿時鐘脈沖控制，抗干擾能力強。圖3-24T觸發(fā)器狀態(tài)圖圖3-25T觸發(fā)器時序圖

5．帶置位、清零端的觸發(fā)器

在時序電路中，通常有多個觸發(fā)器一起工作，有時需要控制所有觸發(fā)器同時置1或同時清0，這就需要設(shè)計帶置位及清零端的觸發(fā)器。

置位和清零均分為同步和異步兩種方式：當(dāng)置位或清零信號一產(chǎn)生就立刻進行置位或清零操作的是異步方式；當(dāng)置位或清零信號產(chǎn)生后，還要等待時鐘的有效邊沿到來才進行置位或清零操作的是同步方式。

1)帶異步置位、清零端的D觸發(fā)器

圖3-26為帶異步置位、清零端的D觸發(fā)器電路邏輯符號。圖中增加了異步置位端及異步清零端。圖中、輸入端的圓圈表示輸入信號低電平有效。

表3-8為帶異步置位、清零端的D觸發(fā)器特性表。

功能說明：

(1)當(dāng)?=?0、?=?1時，Clk及D均無效，觸發(fā)器置1，此為異步置位；

(2)當(dāng)?=?1、?=?0時，Clk及D均無效，觸發(fā)器置0，此為異步清零；表3-8帶異步置位、清零端的D觸發(fā)器特性表

圖3-26帶置位、清零端的D觸發(fā)器邏輯符號圖3-27帶置位、清零端的JK觸發(fā)器邏輯符號

(3)當(dāng)?=??

=?1時，觸發(fā)器在Clk上升沿時接收D信號，實現(xiàn)D觸發(fā)器功能；

(4)?

=??

=?0是不允許的輸入信號，、的取值應(yīng)遵守約束條件Set·Clr?=?0。

2)帶同步置位、清零端的JK觸發(fā)器

圖3-27為帶同步置位、清零端的JK觸發(fā)器電路邏輯符號。圖中Set及Clr分別為同步置位及清零端，均為高電平有效。

表3-9為帶同步置位、清零端的JK觸發(fā)器特性表。

功能說明：

(1)當(dāng)Clr?=?Set?=?0時，觸發(fā)器在Clk下降沿時接收J(rèn)、K信號，實現(xiàn)JK觸發(fā)器功能；

(2)當(dāng)Clr?=?0、Set?=?1時，在Clk下降沿時，觸發(fā)器置1，此為同步置位；

(3)當(dāng)Clr?=?1、Set?=?0時，在Clk下降沿時，觸發(fā)器置0，此為同步清零；

(4)?Clr?=?Set?=?1是不允許的輸入信號，Clr、Set的取值應(yīng)遵守約束條件Set·Clr?=?0。

關(guān)于同步、異步置位端或清零端的說明：從觸發(fā)器的邏輯符號上，是看不出該觸發(fā)器置位或清零端是同步的還是異步的，只能從特性表上體現(xiàn)出來。特性表中，如果置位或清零受時鐘信號Clk的約束，那么屬于同步的；如果不受Clk約束，則屬于異步。表3-9帶同步置位、清零端的JK觸發(fā)器特性表

6．觸發(fā)器集成電路

觸發(fā)器的集成電路很多，主要為D型和JK型觸發(fā)器，這里介紹兩種。

1)?74HC74雙Ｄ觸發(fā)器

74HC74芯片中包含兩個上升沿觸發(fā)的D觸發(fā)器，每個觸發(fā)器有獨立的異步置位端及清零端。圖3-28為74HC74的引腳圖。圖3-29為該芯片的邏輯電路圖。圖3-28雙D觸發(fā)器74HC74引腳圖圖3-2974HC74一個觸發(fā)器的邏輯圖圖3-29中有4個傳輸門，當(dāng)Clk?=?0時，C?=?0、?=?1，第1、4號傳輸門導(dǎo)通，第2、3號傳輸門截止；當(dāng)Clk?=?1時，C?=?1，?=?0，第2、3號傳輸門導(dǎo)通，第1、4號傳輸門

截止。讀者可以自己分析整個電路的邏輯功能。圖中

為施密特反相器，其主要作用是對時鐘信號Clk進行整形。

表3-10為74HC74的功能表。芯片中D觸發(fā)器具有同步輸入及異步置位、清零功能。表3-10雙D觸發(fā)器74HC74功能表

2)?74HC112雙JK觸發(fā)器(有預(yù)置、清除端)

74HC112芯片中包含了兩個下降沿觸發(fā)的JK觸發(fā)器，每個觸發(fā)器有獨立的異步置位端及清零端。圖3-30為74HC112的引腳圖，圖3-31為一個JK觸發(fā)器的邏輯電路圖。

表3-11為該觸發(fā)器的功能表。芯片中的JK觸發(fā)器具有保持、置0、置1及翻轉(zhuǎn)功能，此外及為低電平(0信號)有效的異步置1、置0端，具有異步置位和異步清零功能。圖3-30雙JK觸發(fā)器74HC112引腳圖圖3-3174HC112邏輯電路圖

7．觸發(fā)器邏輯功能的轉(zhuǎn)換

集成的觸發(fā)器只有D型和JK型觸發(fā)器兩種，當(dāng)要用到其他功能的觸發(fā)器時，需通過這兩種觸發(fā)器進行轉(zhuǎn)換。

1)用D觸發(fā)器構(gòu)造其他功能觸發(fā)器

(1)?D觸發(fā)器構(gòu)造RS觸發(fā)器。根據(jù)RS觸發(fā)器的特性函數(shù)，顯然，轉(zhuǎn)換的邏輯是，相應(yīng)的邏輯電路如圖3-32所示。

(2)?D觸發(fā)器構(gòu)造T觸發(fā)器。根據(jù)T觸發(fā)器的特性函數(shù)

，顯然，轉(zhuǎn)換的邏輯是，相應(yīng)的邏輯電路如圖3-33所示。圖3-32D觸發(fā)器構(gòu)造RS觸發(fā)器

圖3-33D觸發(fā)器構(gòu)造T觸發(fā)器

2)用JK觸發(fā)器構(gòu)造其他功能觸發(fā)器

(1)?JK觸發(fā)器構(gòu)造RS觸發(fā)器。由于RS觸發(fā)器有保持、置0、置1功能，因此JK觸發(fā)器可以直接作為RS型觸發(fā)器使用，只要遵循約束條件即可。使用時，S信號從J端接入，R信號從K端接入。

(2)?JK觸發(fā)器構(gòu)造T觸發(fā)器。JK觸發(fā)器的特性函數(shù)是

。根據(jù)T觸發(fā)器的特性函數(shù)

，顯然，轉(zhuǎn)換的邏輯是J=K=T，相應(yīng)的邏輯電路如圖3-34所示。圖3-34JK觸發(fā)器構(gòu)造T觸發(fā)器

(3)?JK觸發(fā)器構(gòu)造D觸發(fā)器。JK觸發(fā)器的特性函數(shù)是

。根據(jù)D觸發(fā)器的特性函數(shù)，顯然，轉(zhuǎn)換的邏輯是J?=?D，，相應(yīng)的邏輯電路如圖3-35所示。圖3-35JK觸發(fā)器構(gòu)造D觸發(fā)器3.3時序電路的分析

3.3.1時序電路的分析方法

對時序電路進行分析，是通過給定的時序電路，求出該電路的狀態(tài)表、狀態(tài)圖或時序圖，從而了解電路的功能。

時序電路的分析步驟如下。

(1)寫函數(shù)表達式。首先，按照給定的電路，寫出電路中相關(guān)的各個函數(shù)表達式，包括輸出函數(shù)及各觸發(fā)器的激勵函數(shù)。

(2)將各觸發(fā)器的驅(qū)動函數(shù)代入到各自的特性函數(shù)中，求觸發(fā)器狀態(tài)的次態(tài)函數(shù)。

(3)列出狀態(tài)表。將電路的輸入信號及觸發(fā)器現(xiàn)態(tài)的各種取值，代入到次態(tài)函數(shù)及輸出函數(shù)中進行計算，按各觸發(fā)器Clk脈沖的特點，將計算結(jié)果填入到狀態(tài)轉(zhuǎn)換表中。

(4)設(shè)定初始值，畫狀態(tài)轉(zhuǎn)換圖及時序圖。

(5)結(jié)合輸入信號的含義，進一步對電路功能進行說明。除分析電路功能外，還應(yīng)對電路是否能自啟動等進行分析。3.3.2時序電路的分析舉例

【例3-1】分析圖3-36所示電路，畫出狀態(tài)圖及時序圖。

解(1)寫函數(shù)表達式。電路的輸出函數(shù)是

，各觸發(fā)器的激勵函數(shù)是：

(2)求觸發(fā)器的次態(tài)函數(shù)。將上述觸發(fā)器的激勵函數(shù)代入JK觸發(fā)器的特性函數(shù)中，可得以下觸發(fā)器的次態(tài)函數(shù)：圖3-36例3-1電路圖

(3)列出狀態(tài)表。在狀態(tài)表中，依次列出3個觸發(fā)器的各種現(xiàn)態(tài)取值，代入輸出函數(shù)及次態(tài)函數(shù)中，進行計算，求出相應(yīng)的次態(tài)及輸出值，填入狀態(tài)表中，結(jié)果如表3-12所示。

(4)畫狀態(tài)圖及時序圖。假設(shè)電路的初始狀態(tài)為000，根據(jù)狀態(tài)表中的內(nèi)容，可畫出狀態(tài)圖(見圖3-37)及時序圖(見圖3-38)。表3-12例3-1狀態(tài)表

圖3-37例3-1狀態(tài)圖圖3-38例3-1時序圖

(5)電路分析說明。由狀態(tài)圖及時序圖可以知道該時序電路的狀態(tài)變化規(guī)律，從而可知電路的功能：該電路每6個Clk(時鐘脈沖)為1周期，三個觸發(fā)器FF0、FF1、FF2每間隔1個Clk依次進行狀態(tài)改變，該電路的輸出Y僅在Q2Q1Q0的狀態(tài)為100時輸出0，其余情況輸出1。

關(guān)于是否是能自啟動電路的說明：

從狀態(tài)圖及時序圖可看到，狀態(tài)000、001、011、111、110、100均為電路使用的狀態(tài)，我們稱時序電路中凡是被利用了的狀態(tài)為有效狀態(tài)。由有效狀態(tài)構(gòu)成的循環(huán)稱為有效循環(huán)。在狀態(tài)圖中，010及101兩個狀態(tài)都沒有被利用，這種時序電路中沒被利用的狀態(tài)稱為無效狀態(tài)。由狀態(tài)圖可看出，這兩個無效狀態(tài)構(gòu)成了循環(huán)，我們稱這種由無效狀態(tài)所構(gòu)成的循環(huán)為無效循環(huán)。

在時序電路中，如果存在無效循環(huán)，則這種電路是有缺陷的。原因在于當(dāng)電路運行過程中由于干擾而脫離有效循環(huán)時，不能自動返回到有效循環(huán)中。我們將這種存在無效狀態(tài)且無效狀態(tài)構(gòu)成循環(huán)了的時序電路稱為不能自啟動時序電路。另外一種情況則是，雖然存在無效狀態(tài)，但無效狀態(tài)經(jīng)過若干個Clk脈沖后會自動進入有效循環(huán)，這種時序電路稱為能自啟動的時序電路。顯然，圖3-36所示的時序電路為不能自啟動時序電路。

【例3-2】分析圖3-39所示電路，畫出狀態(tài)圖及時序圖，并說明該電路的功能。

解(1)寫函數(shù)表達式。由圖3-39可看到，電路有4個輸出，分別是Y0、Y1、Y2、Y3，它們的輸出函數(shù)分別為：，，，。

圖中2個觸發(fā)器的激勵函數(shù)分別是：J0?=?K0?=?1，

。

(2)求觸發(fā)器的次態(tài)函數(shù)。將上述觸發(fā)器的激勵函數(shù)代入JK觸發(fā)器的特性函數(shù)中，可得以下觸發(fā)器的次態(tài)函數(shù)：圖3-39例3-2電路圖

(3)列出狀態(tài)表。在狀態(tài)表中，依次列出2個觸發(fā)器的各種現(xiàn)態(tài)取值，代入輸出函數(shù)及次態(tài)函數(shù)中，進行計算，求出相應(yīng)的次態(tài)及輸出值，填入狀態(tài)表中，結(jié)果如表3-13所示。

(4)畫狀態(tài)圖及時序圖。假設(shè)電路的初始狀態(tài)為00，根據(jù)狀態(tài)表中的內(nèi)容，可畫出狀態(tài)圖(見圖3-40)及時序圖(見圖3-41)。表3-13例3-2狀態(tài)表

圖3-40例3-2狀態(tài)圖

圖3-41例3-2時序圖

(5)功能說明。由時序圖可看到，該電路是能循環(huán)輸出4個脈沖的順序脈沖發(fā)生器。

電路中的兩個JK觸發(fā)器構(gòu)成了一個四進制的計數(shù)器(有關(guān)計數(shù)器的知識將在3.4節(jié)中介紹)。電路中的4個與門構(gòu)成了一個2-4譯碼器。

由此可看到，將計數(shù)器及譯碼器組合起來，可以方便地得到順序脈沖發(fā)生器。

3.4常用的時序邏輯電路

3.4.1寄存器

把二進制數(shù)據(jù)或代碼暫時存儲起來的操作叫寄存，具有寄存功能的電路叫做寄存器。

寄存器是由具有存儲功能的鎖存器或觸發(fā)器構(gòu)成的，其主要任務(wù)是暫時存儲二進制數(shù)據(jù)或代碼，一般不對存儲內(nèi)容進行處理，邏輯功能比較單一，電路結(jié)構(gòu)比較簡單。寄存器按功能分類可分為基本寄存器和移位寄存器。基本寄存器主要實現(xiàn)數(shù)據(jù)的并行輸入及并行輸出(并行輸入是指多位數(shù)據(jù)一起送入寄存器中存儲；并行輸出是指多位數(shù)據(jù)一起從寄存器中讀出)。移位寄存器能夠在移位脈沖的操作下，依次右移或左移數(shù)據(jù)，主要實現(xiàn)數(shù)據(jù)的串行輸入、串行輸出(串行輸入是指通過一條數(shù)據(jù)線，將數(shù)據(jù)逐位輸入至寄存器中；串行輸出是指通過一條數(shù)據(jù)線，將寄存器中的數(shù)據(jù)逐位讀出)。移位寄存器也可設(shè)計成既可以串行輸入、輸出，也可以并行輸入、輸出的寄存器。

1．基本寄存器

1)?4位D觸發(fā)器

1個觸發(fā)器可以存儲1位二進制數(shù)據(jù)，若要寄存n位二進制數(shù)據(jù)，需要n個觸發(fā)器。

圖3-42是一個由4位D觸發(fā)器構(gòu)成的4位寄存器原理圖。

圖中寄存器含異步清零輸入端，其中每一個觸發(fā)器的真值表如表3-14所示，寄存器具有同步置數(shù)(Clk脈沖上升沿)、異步清零(端低電平有效)的功能。圖3-424位D觸發(fā)器表3-144D觸發(fā)器真值表

2)三態(tài)輸出寄存器

圖3-43是帶三態(tài)輸出的4位寄存器，能寄存4位二進制數(shù)據(jù)。

圖中觸發(fā)器的輸出端接三態(tài)緩沖器，為輸出使能控制端，?=?0時，電路輸出觸發(fā)器狀態(tài)；?=?1時，信號不能輸出，輸出端呈高阻態(tài)(Z)。電路中每一個觸發(fā)器的真值表如表3-15所示。圖3-43三態(tài)輸出4位D觸發(fā)器表3-15三態(tài)輸出的4D觸發(fā)器真值表

2．移位寄存器

移位寄存器除了具有存儲代碼的功能以外，還具有移位功能。移位是指寄存器中存儲的代碼能在移位脈沖的作用下依次左移或右移。移位寄存器可用于實現(xiàn)數(shù)據(jù)串行—并行轉(zhuǎn)換，還可用于數(shù)值運算及數(shù)據(jù)處理。

按數(shù)據(jù)移動方向，移位寄存器可分為右移、左移及雙向移位寄存器。

1)右移寄存器

圖3-44為右移寄存器電路結(jié)構(gòu)圖。圖中Sin為串行輸入端，Sout為串行輸出端，Q0～Q3為并行輸出端。圖3-44右移寄存器根據(jù)圖中各觸發(fā)器的連接方式，可得到各觸發(fā)器的激勵函數(shù)：

根據(jù)D觸發(fā)器的特性函數(shù)，可得到該寄存器的狀態(tài)函數(shù)：

輸出函數(shù)為

顯然，當(dāng)每一個Clk脈沖上升沿到來時，Sin進入觸發(fā)器FF0，而原來Q0、Q1、Q2的值分別進入觸發(fā)器FF1、FF2、FF3，總的效果相當(dāng)于移位寄存器中原有的數(shù)據(jù)依次右移了一位。

2)左移寄存器

圖3-45為左移寄存器電路結(jié)構(gòu)圖。圖中Sin為串行輸入端，Sout為串行輸出端，Q0～Q3為并行輸出端。

根據(jù)圖中各觸發(fā)器的連接方式，可得到各觸發(fā)器的激勵函數(shù)：

根據(jù)D觸發(fā)器的特性函數(shù)，可得到該寄存器的狀態(tài)函數(shù)：

輸出函數(shù)為圖3-45左移寄存器顯然，當(dāng)一個Clk脈沖上升沿到來時，Sin進入觸發(fā)器FF3，而原來Q1、Q2、Q3的值分別進入觸發(fā)器FF0、FF1、FF2，總的效果相當(dāng)于移位寄存器中原有的數(shù)據(jù)依次左移了一位。

3．帶并行輸入的移位寄存器

圖3-46為帶并行加載的4位移位寄存器原理圖。圖中D0～D3為并行數(shù)據(jù)輸入端，Q0～Q3為并行輸出端，Sin為串行輸入端，Sout為串行輸出端，為工作狀態(tài)控制端。圖3-46帶并行加載的4位移位寄存器圖中每一個觸發(fā)器輸入端由2個與門、1個或門和非門構(gòu)成的電路實質(zhì)上是一個2選1的數(shù)據(jù)選擇器，圖3-46可改畫為圖3-47所示的電路。

由圖可見，當(dāng)?=?0時，可實現(xiàn)移位寄存器功能；當(dāng)?=?1時，可實現(xiàn)并行加載數(shù)據(jù)的功能。顯然，該寄存器可實現(xiàn)并行輸入、并行輸出、串行輸入、串行輸出的功能。圖3-47由數(shù)據(jù)選擇器和觸發(fā)器構(gòu)成的帶并行加載的4位移位寄存器

4．寄存器集成電路

74系列的集成寄存器有如下兩大類。

(1)基本寄存器。常用的型號有：74173—具有三態(tài)輸出的4位D寄存器；74174—6位D觸發(fā)器；74175—4位D觸發(fā)器。

(2)移位寄存器。常用的型號有：74164—8位移位寄存器(串行輸入，并行輸出)；74165—8位移位寄存器(并行輸入，互補串行輸出)；74166—8位移位寄存器(串、并行輸入，串行輸出)；74195—4位移位寄存器(并行存取，J、K輸入)；74199—8位移位寄存器(并行存取，J、K輸入)；74194—4位雙向移位寄存器(并行存取)；7495—4位雙向移位寄存器(并行存取)；74198—4位雙向移位寄存器(并行存取)。

圖3-48為雙向移位寄存器74HC194的引腳圖，圖中CP為時鐘脈沖輸入端，為異步清零端，S1、S0為工作狀態(tài)控制端，DSR為右移串行信號輸入端，DSL為左移串行信號輸入端，D0～D3為并行信號輸入端，Q0～Q3為寄存器輸出端。圖3-4874HC194引腳圖圖3-49為該芯片的邏輯電路圖。圖中RS觸發(fā)器和反相器構(gòu)成D觸發(fā)器(如圖中左下虛框部分)，D觸發(fā)器的輸入信號由4選1數(shù)據(jù)選擇器提供。圖中左上虛框部分為其中一個4選1數(shù)據(jù)選擇器，它由S1、S0輸入端及4個與非門、1個或非門構(gòu)成。第i個數(shù)據(jù)選擇器的4個輸入信號由左到右分別是：右移串行輸入信號Qi-1(當(dāng)i?=

0時，為DSR)、Di、左移串行輸入信號Qi+1(當(dāng)i?=

3時，為DSL)及Qi，由S1、S0的值決定數(shù)據(jù)的選擇。圖3-49雙向移位寄存器74HC194邏輯圖

(1)當(dāng)S1S0

=

00時，選擇Qi，即保持狀態(tài)不變；

(2)當(dāng)S1S0

=

01時，選擇Qi-1，即實現(xiàn)串行右移輸入功能；

(3)當(dāng)S1S0

=

10時，選擇Qi+1，即實現(xiàn)串行左移輸入功能；

(4)當(dāng)S1S0

=

11時，選擇Di，即實現(xiàn)并行輸入功能。

表3-16為該寄存器功能表。表3-16雙向移位寄存器74HC194功能表

3.4.2計數(shù)器

計數(shù)器是數(shù)字系統(tǒng)中用得較多的時序電路。計數(shù)器不僅能用于對時鐘脈沖計數(shù)，還可以用于分頻、定時、產(chǎn)生節(jié)拍脈沖和脈沖序列等。計數(shù)器主要用于記錄輸入脈沖Clk的個數(shù)，因此它除了計數(shù)脈沖外，一般沒有另外的輸入信號，輸入僅僅由現(xiàn)態(tài)決定。因此，它是一種Moore型的時序電路，其主要組成單元是觸發(fā)器。

計數(shù)器的種類繁多，按觸發(fā)器是否同時翻轉(zhuǎn)，可分為：①同步計數(shù)器，同步計數(shù)器中的觸發(fā)器在同一時鐘脈沖控制下發(fā)生翻轉(zhuǎn)；②異步計數(shù)器，異步計數(shù)器中的觸發(fā)器用不同的時鐘脈沖控制。按計數(shù)過程中計數(shù)值的數(shù)字增減分類，計數(shù)器可分為：①加法計數(shù)器，隨著計數(shù)脈沖的輸入，計數(shù)值遞增；②減法計數(shù)器，隨著計數(shù)脈沖的輸入，計數(shù)值遞減；③可逆計數(shù)器，既可采用遞增方式計數(shù)，又可采用遞減方式計數(shù)。

按數(shù)的進制分，計數(shù)器可分為：①二進制計數(shù)器，按二進制數(shù)規(guī)律進行計數(shù)；②十進制計數(shù)器，按十進制數(shù)規(guī)律進行計數(shù)；③?N進制計數(shù)器，除二、十進制計數(shù)器外，其他進制的計數(shù)器。例如十二進制計數(shù)器、六十進制計數(shù)器。

1．二進制同步計數(shù)器

二進制計數(shù)器是指按二進制數(shù)的規(guī)律進行計數(shù)的計數(shù)器。計數(shù)器主要由觸發(fā)器構(gòu)成，觸發(fā)器的個數(shù)決定了計數(shù)位數(shù)，從而決定了計數(shù)器的計數(shù)容量。

2個觸發(fā)器構(gòu)成的計數(shù)器，計數(shù)值為00、01、10、11，計數(shù)容量為4。

3個觸發(fā)器構(gòu)成的計數(shù)器，計數(shù)值為000、001、…、111，計數(shù)容量為8。

顯然，n個觸發(fā)器構(gòu)成的計數(shù)器，計數(shù)容量為2n。

以3位二進制數(shù)為例，對于加法計數(shù)器，計數(shù)規(guī)律是000、001、010、…、111，對于減法計數(shù)器，計數(shù)規(guī)律則是111、110、101、…、000，每來一個計數(shù)脈沖，計數(shù)值變化一次。

1)二進制同步加法計數(shù)器

根據(jù)二進制加法計數(shù)器的計數(shù)規(guī)律，可畫出狀態(tài)轉(zhuǎn)換圖，圖3-50所示為3位二進制加法計數(shù)器的狀態(tài)圖。狀態(tài)圖中3位二進制數(shù)對應(yīng)觸發(fā)器的排列順序為FF2、FF1、FF0，箭頭旁的斜杠右邊的數(shù)表示進位C的輸出值。

由狀態(tài)轉(zhuǎn)換圖列出狀態(tài)轉(zhuǎn)換表，見表3-17。圖3-50二進制加法計數(shù)器的狀態(tài)轉(zhuǎn)換圖表3-17二進制加法計數(shù)器狀態(tài)轉(zhuǎn)換真值表

根據(jù)狀態(tài)轉(zhuǎn)換表，可寫出輸出進位函數(shù)及3個觸發(fā)器的次態(tài)函數(shù)如下：

對次態(tài)函數(shù)化簡后，得到：由T型觸發(fā)器的特性函數(shù)可見，上述函數(shù)表達式可使用T型觸發(fā)器實現(xiàn)，對應(yīng)的激勵函數(shù)是：

如果使用JK型觸發(fā)器，根據(jù)JK觸發(fā)器的特性函數(shù)

，可得相應(yīng)的激勵函數(shù)是：圖3-51所示為根據(jù)輸出進位函數(shù)及JK型觸發(fā)器激勵函數(shù)所畫出的3位二進制同步加法計數(shù)器邏輯圖。由于3個觸發(fā)器的8個狀態(tài)均為有效狀態(tài)，不存在無效狀態(tài)，因此該邏輯電路能自啟動。

圖3-52所示為3位二進制同步加法計數(shù)器時序圖。

如果使用D型觸發(fā)器，根據(jù)D觸發(fā)器的特性函數(shù)

，可得相應(yīng)的激勵函數(shù)是：圖3-513位二進制同步加法計數(shù)器邏輯圖圖3-523位二進制同步加法計數(shù)器時序圖圖3-53所示為根據(jù)輸出進位函數(shù)及D型觸發(fā)器激勵函數(shù)所畫出的3位二進制同步加法計數(shù)器邏輯圖。

圖3-54所示為圖3-53所示邏輯電路圖對應(yīng)的時序圖，該計數(shù)器對時鐘脈沖Clk的上升沿計數(shù)。圖3-533位二進制同步加法計數(shù)器邏輯圖(D觸發(fā)器實現(xiàn))圖3-543位二進制同步加法計數(shù)器時序圖(時鐘上升沿觸發(fā))

2)二進制同步減法計數(shù)器

根據(jù)3位二進制減法計數(shù)器的計數(shù)規(guī)律，可畫出其狀態(tài)轉(zhuǎn)換圖，如圖3-55所示。狀態(tài)圖中3位二進制數(shù)對應(yīng)觸發(fā)器的排列順序為FF2、FF1、FF0，箭頭旁斜杠右邊的數(shù)表示借位B的輸出值。

由狀態(tài)轉(zhuǎn)換圖可列出狀態(tài)轉(zhuǎn)換表，見表3-18。

圖3-55二進制減法計數(shù)器的狀態(tài)轉(zhuǎn)換圖表3-18二進制減法計數(shù)器狀態(tài)轉(zhuǎn)換真值表

根據(jù)狀態(tài)轉(zhuǎn)換表，可寫出輸出借位函數(shù)及3個觸發(fā)器的次態(tài)函數(shù)如下：

對次態(tài)函數(shù)化簡后，得到：顯然，可選擇使用T型觸發(fā)器，它的激勵函數(shù)是：

如果使用JK型觸發(fā)器，則激勵函數(shù)是：

根據(jù)以上輸出借位函數(shù)及JK觸發(fā)器的激勵函數(shù)，可畫出3位二進制同步減法計數(shù)器邏輯圖，如圖3-56所示。

圖3-57所示為3位二進制同步減法計數(shù)器時序圖。圖3-563位二進制同步減法計數(shù)器邏輯圖圖3-573位二進制同步減法計數(shù)器時序圖

3)可逆計數(shù)器

可逆計數(shù)器是指既能采用加法計數(shù)方式工作，又能采用減法計數(shù)方式工作的計數(shù)器。

圖3-58所示為3位二進制同步可逆計數(shù)器邏輯圖。

在可逆計數(shù)器中，當(dāng)?=?0時，計數(shù)器實現(xiàn)加法計數(shù)；當(dāng)?=?1時，計數(shù)器實現(xiàn)減法計數(shù)。圖3-58同步二進制可逆計數(shù)器電路圖

2．十進制同步計數(shù)器

進行十進制計數(shù)器的設(shè)計前，首先要確定的是采用哪一種二進制編碼方案對十進制數(shù)進行編碼，也就是BCD碼的選擇。

這里，我們以使用最多的8421BCD碼為例介紹十進制計數(shù)器的設(shè)計。

1)十進制同步加法計數(shù)器

根據(jù)8421BCD碼加法計數(shù)器的計數(shù)規(guī)律，可畫出狀態(tài)轉(zhuǎn)換圖，如圖3-59所示。狀態(tài)圖中4位二進制數(shù)對應(yīng)觸發(fā)器的排列順序為FF3、FF2、FF1、FF0，箭頭旁斜杠右邊的數(shù)表示進位C的輸出值。圖3-59十進制加法計數(shù)器的狀態(tài)圖由狀態(tài)轉(zhuǎn)換圖列出狀態(tài)轉(zhuǎn)換表，見表3-19，狀態(tài)表中，無效狀態(tài)1010～1111表示為約束項，其次態(tài)及進位輸出用“×”表示。

根據(jù)狀態(tài)轉(zhuǎn)換表，利用卡諾圖化簡，可寫出輸出進位函數(shù)及4個觸發(fā)器的次態(tài)函數(shù)如下：表3-19十進制加法計數(shù)器狀態(tài)轉(zhuǎn)換表

如果使用JK型觸發(fā)器，根據(jù)JK觸發(fā)器的特性函數(shù)

，將上述次態(tài)函數(shù)變換成與特性函數(shù)一致的形式，得到：

可寫出激勵函數(shù)如下：由于電路存在無效狀態(tài)1010、1011、1100、1101、1110、1111，因而需要檢測是否能自啟動。將無效狀態(tài)1010～1111分別代入輸入函數(shù)及狀態(tài)函數(shù)計算，得到以下結(jié)果：

當(dāng)現(xiàn)態(tài)?=?1010時，次態(tài)?=?1011，進位C?=?0。

當(dāng)現(xiàn)態(tài)?=?1011時，次態(tài)

?=?0100，進位C?=?1。

當(dāng)現(xiàn)態(tài)?=?1100時，次態(tài)?

=?1101，進位C?=?0。

當(dāng)現(xiàn)態(tài)?=?1101時，次態(tài)?

=?0100，進位C?=?1。

當(dāng)現(xiàn)態(tài)?=?1110時，次態(tài)?

=?1111，進位C?=?0。

當(dāng)現(xiàn)態(tài)?=?1111時，次態(tài)?

=?0000，進位C?=?1。

將結(jié)果填入到狀態(tài)圖中，結(jié)果如圖3-60所示。

由狀態(tài)圖可見，無效狀態(tài)沒有構(gòu)成無效循環(huán)，電路是能自啟動時序電路。

圖3-61所示為根據(jù)激勵函數(shù)及輸出函數(shù)所畫出的十進制同步加法計數(shù)器邏輯圖。圖3-60十進制加法計數(shù)器的狀態(tài)圖(包含無效狀態(tài))圖3-61十進制同步加法計數(shù)器邏輯圖

2)十進制同步減法計數(shù)器

根據(jù)8421BCD碼減法計數(shù)器的計數(shù)規(guī)律，可畫出狀態(tài)轉(zhuǎn)換圖，如圖3-62所示。狀態(tài)圖中4位二進制數(shù)對應(yīng)觸發(fā)器的排列順序為FF3、FF2、FF1、FF0，箭頭旁斜杠右邊的數(shù)為借位B的輸出值。

由狀態(tài)轉(zhuǎn)換圖列出狀態(tài)轉(zhuǎn)換表，見表3-20，與十進制加法計數(shù)器相同，無效狀態(tài)作約束項處理。圖3-62十進制減法計數(shù)器的狀態(tài)圖表3-20十進制減法計數(shù)器狀態(tài)轉(zhuǎn)換表根據(jù)狀態(tài)轉(zhuǎn)換表，利用卡諾圖化簡，可寫出輸出借位函數(shù)及4個觸發(fā)器的次態(tài)函數(shù)如下：如果使用JK型觸發(fā)器，根據(jù)JK觸發(fā)器的特性函數(shù)

，將上述次態(tài)函數(shù)變換成與特性函數(shù)一致的形式，得到：可寫出激勵函數(shù)如下：由于電路存在無效狀態(tài)1010、1011、1100、1101、1110、1111，因而需要檢測是否能自啟動。將無效狀態(tài)1010~1111分別代入輸入函數(shù)及狀態(tài)函數(shù)計算，得到以下結(jié)果：

當(dāng)現(xiàn)態(tài)?=?1010時，次態(tài)

?=?0101，借位B?=?0。

當(dāng)現(xiàn)態(tài)?=?1011時，次態(tài)

?=?1010，借位B?=?0。

當(dāng)現(xiàn)態(tài)?=?1100時，次態(tài)?

=?0011，借位B?=?0。當(dāng)現(xiàn)態(tài)?=?1101時，次態(tài)?

=?1100，借位B?=?0。

當(dāng)現(xiàn)態(tài)?=?1110時，次態(tài)?

=?0101，借位B?=?0。

當(dāng)現(xiàn)態(tài)?=?1111時，次態(tài)?

=?1110，借位B?=?0。

將結(jié)果填入到狀態(tài)圖中，結(jié)果如圖3-63所示。由狀態(tài)圖可見，無效狀態(tài)沒有構(gòu)成無效循環(huán)，電路是能自啟動時序電路。

圖3-64所示為根據(jù)激勵函數(shù)及輸出函數(shù)所畫出的十進制同步減法計數(shù)器邏輯圖。圖3-63十進制減法計數(shù)器的狀態(tài)圖(包含無效狀態(tài))圖3-64十進制同步減法計數(shù)器邏輯圖

3)十進制同步可逆計數(shù)器

參照前面二進制同步可逆計數(shù)器的設(shè)計原理，可設(shè)計出十進制同步可逆計數(shù)器，讀者可以自己去做，這里不再贅述。

3．計數(shù)器集成電路

集成的74系列計數(shù)器有：

74161—4位二進制同步加法計數(shù)器，異步清零，同步置數(shù)；

74163—4位二進制同步加法計數(shù)器，同步清零，同步置數(shù)；

74191—4位二進制同步可逆計數(shù)器，異步置數(shù)；圖3-6574HC161引腳圖

74193—4位二進制同步可逆計數(shù)器，異步清零，異步置數(shù)，雙時鐘；

74160—十進制同步計數(shù)器，異步清零，同步置數(shù)；

74162—十進制同步計數(shù)器，同步清零，同步置數(shù)；

74190—十進制同步可逆計數(shù)器，異步置數(shù)；

74192—十進制同步可逆計數(shù)器，異步清零，異步置數(shù)，雙時鐘。

圖3-65為4位二進制同步加法計數(shù)器74HC161的引腳圖，圖3-66為該計數(shù)器的邏輯圖。圖3-66計數(shù)器74HC161邏輯圖圖中，CP為時鐘脈沖輸入端，D3～D0為并行數(shù)據(jù)輸入端，為異步清零輸入端，CET及CEP為兩個使能控制端，為并行輸入控制端，Q3～Q0為計數(shù)值輸出端。它們的工作情況如下：

(1)當(dāng)=?0時，輸出端Q3～Q0立即全輸出0，此為異步清零功能。

(2)

=?1及?=?0期間，當(dāng)下一個時鐘上升沿到來時，并行輸入D3～D0數(shù)據(jù)，此為同步置數(shù)功能。此數(shù)據(jù)作為計數(shù)初始值，從而可改變計數(shù)容量。

(3)

=?1及=?1期間，當(dāng)CET?=?CEP?=?1時，在時鐘上升沿到來時，計數(shù)器進行計數(shù)工作。

(4)

=?1及=?1期間，CET?=?0或CEP?=?0時，均不進行計數(shù)工作，計數(shù)器的狀態(tài)保持不變。

(5)在并行輸入狀態(tài)、計數(shù)狀態(tài)或保持狀態(tài)時，進位輸出端TC是否產(chǎn)生進位輸出受CET控制，CET?=?0時，不論Q3～Q0為何值，TC均輸出0信號，只有當(dāng)CET?=?1時，才根據(jù)Q3～Q0的值決定TC的進位輸出值。

表3-21為該計數(shù)器的功能表。表3-214位二進制同步計數(shù)器74HC161功能表

4．N進制計數(shù)器的設(shè)計

1)使用觸發(fā)器設(shè)計N進制計數(shù)器

使用觸發(fā)器設(shè)計N進制計數(shù)器的步驟如下：

(1)確定觸發(fā)器個數(shù)。由于N進制計數(shù)器有N個狀態(tài)，顯然，觸發(fā)器個數(shù)n的選擇，最低應(yīng)滿足以下關(guān)系式：

2n-1<N≤2n

(2)對各計數(shù)狀態(tài)進行編碼，畫出狀態(tài)圖。

(3)選擇觸發(fā)器類型，求出電路的狀態(tài)函數(shù)、輸出函數(shù)及激勵函數(shù)。

(4)如存在無效狀態(tài)，應(yīng)分析電路是否能自啟動。

(5)畫邏輯圖。下面舉例說明。

【例3-3】使用下降沿觸發(fā)的JK觸發(fā)器(74HC112)及門電路設(shè)計同步十二進制計數(shù)器。

解(1)確定觸發(fā)器個數(shù)。由于十二進制計數(shù)器有12個計數(shù)值，即N?=?12，根據(jù)關(guān)系式2n-1<N≤2n，可計算出n?=?4，即可使用4個觸發(fā)器實現(xiàn)十二進制計數(shù)器。由于一片74HC112含兩個JK觸發(fā)器，因而需要兩片74HC112實現(xiàn)十二進制計數(shù)器。

(2)對各計數(shù)狀態(tài)進行編碼，畫出狀態(tài)圖。十二進制計數(shù)器有12種計數(shù)狀態(tài)，分別用0000、0001、…、1011對這十二種狀態(tài)進行編碼，相應(yīng)的狀態(tài)圖如圖3-67所示。圖3-67十二進制計數(shù)器狀態(tài)圖

(3)選擇觸發(fā)器類型，求出電路的狀態(tài)函數(shù)、輸出函數(shù)及激勵函數(shù)。根據(jù)狀態(tài)圖，可列出狀態(tài)表如表3-22所示。

利用卡諾圖化簡，可得十二進制計數(shù)器的狀態(tài)函數(shù)及輸出函數(shù)：表3-22十二進制計數(shù)器狀態(tài)轉(zhuǎn)換表

根據(jù)JK觸發(fā)器的特性函數(shù)，將上述次態(tài)函數(shù)變換成與特性函數(shù)一致的形式，得到：可寫出激勵函數(shù)如下：

(4)分析電路是否能自啟動。由于電路存在無效狀態(tài)1100、1101、1110、1111，因而需要檢測是否能自啟動。將無效狀態(tài)1100～1111分別代入輸入函數(shù)及狀態(tài)函數(shù)計算，得到以下結(jié)果：

當(dāng)現(xiàn)態(tài)?=?1100時，次態(tài)

?=?1101，進位C?=?0。

當(dāng)現(xiàn)態(tài)?=?1101時，次態(tài)?

=?1110，進位C?=?0。

當(dāng)現(xiàn)態(tài)?=?1110時，次態(tài)?

=?1111，進位C?=?0。當(dāng)現(xiàn)態(tài)?=?1111時，次態(tài)?

=?0000，進位C?=?1。

包含無效狀態(tài)的狀態(tài)圖如圖3-68所示，顯然電路為能自啟動電路。

(5)畫邏輯圖。根據(jù)進位輸出函數(shù)及激勵函數(shù)，可畫出同步十二進制計數(shù)器的邏輯圖，如圖3-69所示。由邏輯圖可見，需要4個JK觸發(fā)器及4個與門電路，即需要兩片集成JK觸發(fā)器74HC112及一片與門芯片74HC04(包含4個2輸入與門)。圖3-68十二進制計數(shù)器狀態(tài)圖圖3-69十二進制同步計數(shù)器邏輯圖

2)使用集成的計數(shù)器設(shè)計N進制計數(shù)器

常見的集成計數(shù)器有4位二進制計數(shù)器(即十六進制計數(shù)器)及十進制計數(shù)器，可以利用它們來設(shè)計N進制計數(shù)器。根據(jù)N值的大小，可選擇不同的方法設(shè)計N進制計數(shù)器：當(dāng)N小于一片計數(shù)器的計數(shù)容量時，可采用清零法或置數(shù)法設(shè)計N進制計數(shù)器；當(dāng)N大于一片計數(shù)器的計數(shù)容量時，可采用多片計數(shù)器級聯(lián)的方式設(shè)計N進制計數(shù)器。

(1)清零法設(shè)計N進制計數(shù)器。利用清零法設(shè)計N進制計數(shù)器的原理是：當(dāng)計數(shù)器的計數(shù)值達到N時，利用組合邏輯電路產(chǎn)生清零信號，使計數(shù)值變?yōu)?。

【例3-4】使用4位二進制計數(shù)器74HC161設(shè)計十二進制計數(shù)器(清零法)。

解74HC161是具有異步清零及同步置數(shù)功能的4位二進制同步加法計數(shù)器，可利用其異步清零或同步置零的方式使計數(shù)值達到一定值時歸零。

設(shè)定十二進制計數(shù)器的計數(shù)規(guī)則為從0000→…→1011循環(huán)，其狀態(tài)圖如圖3-67所示。

方法一：利用異步清零方式清零。

由于異步清零端(

)的清零是立即執(zhí)行的，所以只要在計數(shù)值達到1100時，立刻產(chǎn)生清零信號，即可使輸出狀態(tài)由1100變?yōu)?000。顯然，當(dāng)輸出端狀態(tài)Q3Q2Q1Q0?=?1100時，應(yīng)使=0，則對應(yīng)的清零信號的邏輯關(guān)系是。除清零外，還應(yīng)在輸出端狀態(tài)為1011時，使進位C?=?1，則對應(yīng)的進位輸出的邏輯關(guān)系是：。

由上述清零邏輯及進位邏輯，可畫出由74HC161及門電路構(gòu)成的十二進制計數(shù)器的邏輯圖，如圖3-70所示。圖3-70用74HC161構(gòu)造十二進制計數(shù)器連線圖(1)方法二：利用同步置位方式置零。

利用同步置位的方式也可產(chǎn)生清零效果，即當(dāng)計數(shù)值達到某一值時，通過置數(shù)方式將D3～D0(其值為0000)并行輸入至計數(shù)器。與異步清零不同的是，同步置位信號應(yīng)該在輸出為1011時產(chǎn)生，這是由于當(dāng)同步置位信號產(chǎn)生時，需等到下一個時鐘脈沖到來時才會產(chǎn)生置位操作。顯然，當(dāng)輸出端狀態(tài)Q3Q2Q1Q0?=?1011時，應(yīng)使?

=?0，則對應(yīng)的置零信號的邏輯關(guān)系是：。同樣，應(yīng)在輸出端狀態(tài)為1011時，使進位C?=?1，則對應(yīng)的進位輸出的邏輯關(guān)系是：。

由上述置零邏輯及進位邏輯，可畫出由74HC161及門電路構(gòu)成的十二進制計數(shù)器的邏輯圖，如圖3-71所示。圖3-71用74HC161構(gòu)造十二進制計數(shù)器連線圖(2)

(2)置數(shù)法設(shè)計N進制計數(shù)器。采用置數(shù)法設(shè)置N進制計數(shù)器的原理是，通過設(shè)置初始狀態(tài)，改變計數(shù)的容量。

【例3-5】使用4位二進制計數(shù)器74HC161設(shè)計十二進制計數(shù)器(置數(shù)法)。

解十二進制計數(shù)器的計數(shù)容量是12，而計數(shù)器74HC161的計數(shù)容量為16。顯然，如使74HC161的計數(shù)初值由4(對應(yīng)二進制數(shù)為0100)開始，即可將計數(shù)容量由16變?yōu)?2，從而得到十二進制計數(shù)器，相應(yīng)的狀態(tài)圖如圖3-72所示。圖3-72十二進制計數(shù)器狀態(tài)圖由于需要在每次計數(shù)值達到1111后，下一個狀態(tài)從0100開始，從而應(yīng)使D3D2D1D0?=?0100。此外，還需生成置位

信號，置位信號可通過將進位輸出(TC)取反獲得，即

。

圖3-73為根據(jù)以上邏輯關(guān)系繪制的十二進制計數(shù)器的邏輯圖。

(3)級聯(lián)方式設(shè)計N進制計數(shù)器。當(dāng)待設(shè)計的N進制計數(shù)器的計數(shù)容量大于集成計數(shù)器的容量時，可通過將多片計數(shù)器級聯(lián)的方式設(shè)計N進制計數(shù)器。圖3-73由74HC161構(gòu)造十二進制計數(shù)器連線圖(3)

【例3-6】用兩片74HC161構(gòu)造256進制計數(shù)器。

解一片4位二進制計數(shù)器74HC161可以看做一個十六進制計數(shù)器，也就是每16個時鐘(Clk)脈沖會產(chǎn)生一個進位脈沖輸出。如果用低位芯片的進位輸出取反后作為高位芯片的時鐘脈沖輸入信號，則每16個低位芯片的進位輸出信號可使高位芯片產(chǎn)生一個進位脈沖輸出，即每256(16?×?16)個時鐘(Clk)脈沖會在高位芯片產(chǎn)生一次進位輸出，也就是256進制計數(shù)器。通過這種級聯(lián)方式用兩片74HC161構(gòu)造的256進制計數(shù)器連線圖如圖3-74(a)所示。另一種方法是用低位芯片的進位輸出端(TC)控制高位芯片的CEP端，由于計數(shù)器只在CEP?=?1期間計數(shù)，因此，只有當(dāng)?shù)臀恍酒腡C=1時，在時鐘(Clk)脈沖到來時才計數(shù)一次。通過這種級聯(lián)方式構(gòu)造的256進制計數(shù)器連線圖如圖3-74(b)所示。圖3-74256進制計數(shù)器連線圖

【例3-7】利用74HC161設(shè)計200進制計數(shù)器。

解要設(shè)計200進制的計數(shù)器，可以在上一例中設(shè)計的256進制計數(shù)器的基礎(chǔ)上完成，方法可以是前面介紹的清零法或預(yù)置數(shù)法。這里介紹清零法的使用。

由于十進制數(shù)200對應(yīng)的二進制數(shù)是11001000，也就是當(dāng)256進制計數(shù)器的Q7～Q0輸出端中Q7、Q6、Q3均為1時，計數(shù)器應(yīng)清零。當(dāng)計數(shù)值達到199(對應(yīng)二進制數(shù)為11000111)時，產(chǎn)生進位輸出，即Q7、Q6、Q2、Q1、Q0均為1時，產(chǎn)生進位輸出。顯然200進制計數(shù)器的清零邏輯和進位邏輯分別是：，。電路連接如圖3-75所示。圖3-75200進制計數(shù)器連線圖

3.5時序電路的設(shè)計方法

1．設(shè)計步驟

在組合邏輯電路中，由一組給定的輸入，可得到一組確定的輸出。但在時序電路中，輸出除了與輸入有關(guān)外，還與電路原來的狀態(tài)有關(guān)，在相同的輸入條件下，可能有不同的次態(tài)。因此，時序電路的設(shè)計比組合電路要復(fù)雜得多，但仍然有其設(shè)計規(guī)律。這里介紹同步時序電路的設(shè)計方法。

同步時序邏輯電路的一般設(shè)計步驟如下。

(1)分析設(shè)計要求，建立原始狀態(tài)圖。首先根據(jù)給定的設(shè)計要求，確定輸入變量、輸出變量以及電路內(nèi)部狀態(tài)的個數(shù)。然后定義輸入、輸出邏輯狀態(tài)及電路各狀態(tài)的含義及其邏輯關(guān)系。最后畫出原始狀態(tài)圖。

(2)進行狀態(tài)化簡，消去多余狀態(tài)，畫出最簡狀態(tài)圖。如果兩個電路狀態(tài)在相同的輸入下有相同的輸出，且都轉(zhuǎn)換到同一個次態(tài)，則稱這兩個狀態(tài)為等價狀態(tài)。顯然，等價狀態(tài)是可以合并的。電路中的狀態(tài)數(shù)越少，電路越簡單。

(3)狀態(tài)分配，畫出編碼后的狀態(tài)圖。狀態(tài)分配就是進行狀態(tài)編碼，也就是為每一個狀態(tài)定義一個唯一的二進制代碼。

由于時序邏輯電路的狀態(tài)是用觸發(fā)器狀態(tài)的不同組合來表示的，因此，二進制代碼的位數(shù)n也就是該時序電路中觸發(fā)器的個數(shù)。因為n個觸發(fā)器共有2n種狀態(tài)組合，故當(dāng)時序電路需要M個狀態(tài)時，n的取值應(yīng)至少滿足如下關(guān)系式：

2n-1?<?M≤2n

狀態(tài)分配是設(shè)計中一個重要的環(huán)節(jié)，如果狀態(tài)設(shè)計方案選擇不好，那么設(shè)計出來的電路會較復(fù)雜。因此，常常需要經(jīng)過反復(fù)研究、仔細比較，才能得到較好的設(shè)計結(jié)果，這需要一定的技巧及經(jīng)驗。狀態(tài)分配常用的編碼有順序二進制碼、格雷碼、獨熱碼等，這幾種編碼在第1章中已經(jīng)介紹。

(4)選擇觸發(fā)器類型，求出電路的狀態(tài)函數(shù)、輸出函數(shù)及激勵函數(shù)。根據(jù)編碼后的狀態(tài)圖，可寫出電路的狀態(tài)函數(shù)及輸出函數(shù)，再根據(jù)所選擇的觸發(fā)器類型，可求出激勵函數(shù)。

(5)如果電路存在無效狀態(tài)，則應(yīng)判斷電路是否為能自啟動電路。

(6)畫邏輯圖。根據(jù)得到的激勵函數(shù)及輸出函數(shù)，可畫出電路的邏輯圖。

2．時序電路的設(shè)計舉例

【例3-8】設(shè)計一個串行數(shù)據(jù)檢測電路，要求是：連續(xù)輸入3個或3個以上的1時，輸出為1，其余情況輸出為0。

解(1)分析設(shè)計要求，建立原始狀態(tài)圖。通過題目分析，可知電路有一個串行數(shù)據(jù)輸入信號，有一個檢測結(jié)果輸出信號。電路的內(nèi)部狀態(tài)初步設(shè)定4個，分別是：

狀態(tài)S0：此為起始狀態(tài)。當(dāng)輸入0后，輸出0，次態(tài)仍為起始狀態(tài)S0；當(dāng)輸入1后，輸出0，次態(tài)為下一狀態(tài)S1。

狀態(tài)S1：連續(xù)檢測到一個1之后的狀態(tài)。輸入0后，輸出0，次態(tài)回到起始狀態(tài)S0；輸入1后，輸出0，次態(tài)為下一狀態(tài)S2。狀態(tài)S2：連續(xù)檢測到兩個1之后的狀態(tài)。輸入0后，輸出0，次態(tài)回到起始狀態(tài)S0；輸入1后，輸出1，次態(tài)為下一狀態(tài)S3。

狀態(tài)S3：連續(xù)檢測到三個及三個以上1之后的狀態(tài)。輸入0后，輸出0，次態(tài)回到起始狀態(tài)