《電子技術(shù)基礎(chǔ)》課件第10章

10.1概述

10.2組合邏輯電路的分析與設(shè)計(jì)

10.3編碼器

10.4譯碼器

10.5加法器

10.6數(shù)據(jù)選擇器和數(shù)據(jù)分配器

10.7數(shù)值比較器

本章小結(jié)

習(xí)題第10章組合邏輯電路組合邏輯電路框圖如圖10.1.1所示。輸出邏輯變量和輸入邏輯變量之間的邏輯表達(dá)式可表示為

P1=f1(X1，X2，…，Xn－1，Xn)

P2=f2(X1，X2，…，Xn－1，Xn)

Pm=fm(X1,X2,…，Xn－1，Xn)

或者寫(xiě)成向量形式

P(tn)=F［X(tn)］(10.1.1)10.1概述圖10.1.1組合邏輯電路框圖10.2.1組合邏輯電路的分析

【例10.2.1】分析圖10.2.1所示電路的邏輯功能，指出其用途。10.2組合邏輯電路的分析與設(shè)計(jì)圖10.2.1例10.2.1的邏輯電路圖

解：由題知，三個(gè)輸入變量為A、B、CI，兩個(gè)輸出變量為S、CO。任何時(shí)刻，S、CO的取值只與A、B和CI取值有關(guān)，與電路過(guò)去的工作狀態(tài)無(wú)關(guān)。

(1)列寫(xiě)輸出變量函數(shù)表達(dá)式：

(10.2.1)

(2)列出邏輯真值表：從上面的邏輯函數(shù)式中我們還不能立刻看出這個(gè)電路的邏輯功能和用途，為此，還需將式(10.2.1)轉(zhuǎn)換成真值表的形式，如表10.2.1所示。表10.2.1例10.2.1的真值表10.2.2組合邏輯電路的設(shè)計(jì)

【例10.2.2】醫(yī)院優(yōu)先照顧重患者的呼喚電路。醫(yī)院有1、2、3、4四間病室，患者按病情由重至輕依次住進(jìn)1~4號(hào)病室，每室分別裝有A、B、C、D四個(gè)呼喚按鈕，按下為1，值班室里對(duì)應(yīng)的四個(gè)燈為L(zhǎng)1、L2、L3、L4，燈亮為1，呼喚按鈕的優(yōu)先級(jí)別由高到低依次為A、B、C、D，設(shè)計(jì)實(shí)現(xiàn)上述功能的邏輯電路。

解：(1)邏輯抽象：有四個(gè)輸入變量A、B、C、D，四個(gè)輸出變量L1、L2、L3、L4。由題意得真值表如表10.2.2所示。

(2)列出邏輯函數(shù)式：

由表10.2.2知

(10.2.2)

(3)根據(jù)式(10.2.2)畫(huà)出邏輯電路圖，如圖10.2.2所示。表10.2.2例10.2.2的真值表圖10.2.2例10.2.2的電路圖10.3.1二進(jìn)制編碼器

現(xiàn)以3位二進(jìn)制編碼器為例，分析普通編碼器的工作原理。圖10.3.1所示是3位二進(jìn)制編碼器的框圖，它的輸入是I0~I7八個(gè)高電平信號(hào)，輸出是3位二進(jìn)制代碼Y2Y1Y0。為此，又將它稱(chēng)為8-3線(xiàn)編碼器。輸出與輸入的對(duì)應(yīng)關(guān)系如表10.3.1所示。10.3編碼器圖10.3.13位二進(jìn)制編碼器框圖表10.3.13位二進(jìn)制編碼器的真值表由表10.3.1可得3位二進(jìn)制編碼器的邏輯函數(shù)式：(10.3.1)如果任何時(shí)刻I0~I7當(dāng)中僅有一個(gè)取值為1，即輸出變量取值的組合僅有八種狀態(tài)，則輸入變量為其他取值下其值等于1的那些最小項(xiàng)均為約束項(xiàng)。利用這些約束項(xiàng)將式(10.3.1)化簡(jiǎn)，得到

(10.3.2)

圖10.3.2就是根據(jù)式(10.3.2)得出的編碼器電路。圖10.3.23位二進(jìn)制編碼器10.3.2二—十進(jìn)制編碼器

二—十進(jìn)制編碼器有I0~I9十個(gè)輸入信息，因而輸出可用4位二進(jìn)制數(shù)對(duì)它們進(jìn)行編碼，其編碼表(也可稱(chēng)為功能表)如表10.3.2所示。

圖10.3.3所示邏輯電路圖。圖10.3.3二—十進(jìn)制編碼器表10.3.2二—十進(jìn)制編碼器的功能表10.3.3優(yōu)先編碼器

優(yōu)先編碼器74HC148的邏輯電路圖如圖10.3.4所示。圖10.3.4優(yōu)先編碼器74HC148的邏輯電路圖若不考慮附加電路、，則由電路可以寫(xiě)出：

從而得到8－3線(xiàn)優(yōu)先編碼器功能表，如表10.3.3所示。表10.3.38-3線(xiàn)優(yōu)先編碼器的功能表編碼容量擴(kuò)展的電路如圖10.3.5所示。圖10.3.58-3線(xiàn)擴(kuò)展為16-4線(xiàn)優(yōu)先編碼器10.4.1變量譯碼器

1.2-4線(xiàn)變量譯碼器

2-4線(xiàn)變量譯碼器是對(duì)輸入的2位二進(jìn)制數(shù)進(jìn)行譯碼，因此應(yīng)有22=4個(gè)輸出，其真值表如表10.4.1所示。由表可寫(xiě)出用與非門(mén)實(shí)現(xiàn)的輸出表達(dá)式：

(10.4.1)10.4譯碼器表10.4.12-4線(xiàn)變量譯碼器的真值表

2.3-8線(xiàn)譯碼器

圖10.4.1所示是用與非門(mén)構(gòu)成的3-8線(xiàn)譯碼器電路。表10.4.2為其功能表。圖10.4.1用與非門(mén)組成的3-8線(xiàn)譯碼器74HC138表10.4.23-8線(xiàn)譯碼器的功能表由邏輯圖不難寫(xiě)出(10.4.2)

【例10.4.1】用兩片74HC138接成的4-16線(xiàn)譯碼器，將輸入的4位二進(jìn)制代碼D3D2D1D0譯成16個(gè)獨(dú)立的低電平信號(hào)Z0~Z15。

解：由圖10.4.1可見(jiàn)，74HC138僅有3個(gè)地址輸入端A2A1A0。如圖10.4.2所示。(10.4.4)(10.4.3)圖10.4.2用兩片74HC138接成的4-16線(xiàn)譯碼器10.4.2碼制變換譯碼器——4-10線(xiàn)譯碼器

圖10.4.3所示是二—十進(jìn)制譯碼器74HC42的邏輯電路圖。由邏輯電路圖可得

并可列出電路的真值表，如表10.4.3所示。(10.4.5)圖10.4.3二—十進(jìn)制譯碼器74HC42表10.4.3二—十進(jìn)制譯碼器74HC42的真值表10.4.3數(shù)字顯示譯碼器

1.半導(dǎo)體發(fā)光二極管

發(fā)光二極管是一種特殊的二極管，當(dāng)外加正向電壓時(shí)，其中的電子可以直接與空穴復(fù)合，放出光子，即將電能轉(zhuǎn)換為光能，放出悅目的光線(xiàn)。它可以封裝成單個(gè)的發(fā)光二極管，也可以封裝成LED數(shù)碼管，如圖10.4.4(a)所示。圖10.4.4LED數(shù)碼管(a)外形圖；(b)等效電路

2.液晶顯示器件

3.七段顯示譯碼

根據(jù)顯示字形的要求便得到了如表10.4.4所示的真值表。表10.4.4七段顯示字形譯碼的真值表圖10.4.5所示為7448七段字形譯碼器的邏輯電路圖。如果不考慮邏輯電路圖中由G1~G4

組成的附加控制電路的影響，則由圖10.4.5可畫(huà)出Ya~Yg的卡諾圖，如圖10.4.6所示。

由卡諾圖可得(10.4.6)圖10.4.57448七段字形譯碼器的邏輯電路圖圖10.4.67448七段字形譯碼器的卡諾圖圖10.4.7所示是具有滅零功能的多位十進(jìn)制顯示器，它是由6只7448譯碼器構(gòu)成的，輸入為8421BCD碼，其小數(shù)點(diǎn)位置是固定的。圖10.4.7具有滅零功能的多位十進(jìn)制顯示器10.4.4譯碼器的應(yīng)用

【例10.4.2】利用74HC138設(shè)計(jì)一個(gè)多輸出的組合邏輯電路，輸出邏輯函數(shù)式為

(10.4.7)

解：首先將式(10.4.7)給定的邏輯函數(shù)化為最小項(xiàng)之和的形式，得到

(10.4.8)令74HC138的輸入A2=A，A1=B，A0=C，再將式(10.4.8)所得邏輯函數(shù)式化為與非-與非式，即

(10.4.9)

式(10.4.9)表明，只要在74HC138的輸出端附加4個(gè)與非門(mén)，即可得到所要求的邏輯函數(shù)式，其電路如圖10.4.8所示。圖10.4.8例10.4.2的電路10.5.1半加器

不考慮低位來(lái)的進(jìn)位的加法，稱(chēng)為半加。完成半加功能的電路稱(chēng)為半加器。如果有加數(shù)A和被加數(shù)B兩個(gè)輸入端，有半加和S與向高位的進(jìn)位CO兩個(gè)輸出端，則根據(jù)兩個(gè)二進(jìn)制數(shù)相加的原則可列出如表10.5.1所示的真值表。10.5加法器表10.5.1半加器的真值表由真值表可直接寫(xiě)出邏輯函數(shù)表達(dá)式

(10.5.1)

因此，半加器是由一個(gè)異或門(mén)和一個(gè)與門(mén)組成的，如圖10.5.1所示。圖10.5.1半加器(a)邏輯電路圖；(b)圖形符號(hào)10.5.2全加器

考慮低位來(lái)的進(jìn)位的加法稱(chēng)為全加。完成全加功能的電路稱(chēng)為全加器。1位二進(jìn)制全加器的真值表如表10.5.2所示。表10.5.21位二進(jìn)制全加器的真值表由表10.5.2可得

(10.5.2)

圖10.5.2(a)所示的雙全加器74LS183的邏輯圖就是按式(10.5.2)組成的，其圖形符號(hào)如圖10.5.2(b)所示。圖10.5.2雙全加器74LS183(a)邏輯電路圖；(b)圖形符號(hào)10.5.3多位二進(jìn)制加法器

1.串行進(jìn)位加法器

圖10.5.3所示是4位二進(jìn)制數(shù)相加串行進(jìn)位的加法器電路。圖10.5.34位串行進(jìn)位加法器

2.超前進(jìn)位加法器

我們知道，4位二進(jìn)制加法器中，第1位全加器的輸入進(jìn)位信號(hào)的表達(dá)式為

C0=A0B0+A0C0－1+B0C0－1=A0B0+(A0+B0)C0－1

第2位全加器的輸入進(jìn)位信號(hào)的表達(dá)式為

C1=A1B1+(A1+B1)C0

=A1B1+(A1+B1)［A0B0+(A0+B0)C0－1］

第3位全加器的輸入進(jìn)位信號(hào)的表達(dá)式為

C2=A2B2+(A2+B2)C1

=A2B2+(A2+B2){A1B1+(A1+B1)［A0B0+(A0+B0)C0－1］}第4位全加器的輸入進(jìn)位信號(hào)的表達(dá)式為

C3=A3B3+(A3+B3)C2

=A3B3+(A3+B3){A2B2+(A2+B2){A1B1

+(A1+B1)［A0B0+(A0+B0)C0－1］}}

圖10.5.4所示為4位超前進(jìn)位加法器74LS283的邏輯電路圖。圖10.5.44位超前進(jìn)位加法器74LS283的邏輯電路圖

【例10.5.1】設(shè)計(jì)一個(gè)代碼轉(zhuǎn)換電路，將十進(jìn)制代碼的8421碼轉(zhuǎn)換為余3碼。

解：首先列出以8421碼為輸入、余3碼為輸出的代碼轉(zhuǎn)換電路的真值表，如表10.5.3所示。

由表10.5.3不難發(fā)現(xiàn)，Y3Y2Y1Y0和DCBA所代表的二進(jìn)制數(shù)始終相差0011，故可得

Y3Y2Y1Y0=DCBA+0011

(10.5.3)

根據(jù)式(10.5.3)，用一片4位加法器74LS283便可得到所要求的代碼轉(zhuǎn)換電路，如圖10.5.5所示。表10.5.3例10.5.1的真值表圖10.5.5例10.5.1的代碼轉(zhuǎn)換電路10.6.1數(shù)據(jù)選擇器

1.數(shù)據(jù)選擇器的邏輯功能

邏輯功能可用圖10.6.1中的4選1數(shù)據(jù)選擇器的示意圖來(lái)加以說(shuō)明。

由此可確定數(shù)據(jù)選擇器的功能表，如表10.6.1所示。10.6數(shù)據(jù)選擇器和數(shù)據(jù)分配器圖10.6.1數(shù)據(jù)選擇器示意圖表10.6.1數(shù)據(jù)選擇器的功能表根據(jù)功能表的描述，不難寫(xiě)出數(shù)據(jù)選擇器的邏輯表達(dá)式

(10.6.1)

4選1數(shù)據(jù)選擇器的邏輯電路圖如圖10.6.2所示。圖10.6.24選1數(shù)據(jù)選擇器的邏輯電路圖

2.集成數(shù)據(jù)選擇器

圖10.6.3所示為雙4選1數(shù)據(jù)選擇器74HC153，它包含兩個(gè)完全相同的4選1數(shù)據(jù)選擇器。

不難看出，輸出的邏輯函數(shù)表達(dá)式為

(10.6.2)圖10.6.3雙4選1數(shù)據(jù)選擇器74HC153的邏輯電路圖

3.數(shù)據(jù)選擇器的擴(kuò)展

【例10.6.1】試用兩個(gè)帶附加控制端的4選1數(shù)據(jù)選擇器組成一個(gè)8選1數(shù)據(jù)選擇器。

解：8選1數(shù)據(jù)選擇器要用3位輸入地址代碼，而4選1數(shù)據(jù)選擇器的輸入地址代碼只有2位，第3位地址輸入端只能借用控制端。

用一片74HC153雙4選1數(shù)據(jù)選擇器，電路連接方法如圖10.6.4所示。當(dāng)A2=0時(shí)，=0、=1，上邊一個(gè)數(shù)據(jù)選擇器工作，由圖可得8選1數(shù)據(jù)選擇器的邏輯函數(shù)表達(dá)式為圖10.6.4用兩片4選1數(shù)據(jù)選擇器接成的8選1數(shù)據(jù)選擇器電路連接圖

4.數(shù)據(jù)選擇器的應(yīng)用

數(shù)據(jù)選擇器的主要特點(diǎn)如下：

(1)具有標(biāo)準(zhǔn)與或表達(dá)式的形式，即

(2)提供了地址變量的全部最小項(xiàng)。

(3)一般情況下，Di可以當(dāng)做一個(gè)變量處理。

【例10.6.2】試用4選1數(shù)據(jù)選擇器產(chǎn)生三變量函數(shù)

解：將式(10.6.3)轉(zhuǎn)換成標(biāo)準(zhǔn)與或式

將上式與4選1數(shù)據(jù)選擇器輸出信號(hào)的表達(dá)式進(jìn)行比較，即

令D0=C、D1=、D2=0、D3=1，如圖10.6.5所示，則數(shù)據(jù)選擇器的輸出就是式(10.6.3)的邏輯函數(shù)L。(10.6.3)圖10.6.5例10.6.2的電路10.6.2數(shù)據(jù)分配器

在多路數(shù)據(jù)傳送過(guò)程中，還有一種電路，它將1路輸入數(shù)據(jù)根據(jù)需要分別傳送到m個(gè)輸出端，完成這種功能的邏輯電路稱(chēng)做數(shù)據(jù)分配器。它是一個(gè)單輸入、多輸出的組合邏輯電路，示意圖如圖10.6.6所示。圖10.6.6數(shù)據(jù)分配器示意圖

1.用譯碼器構(gòu)成的數(shù)據(jù)分配器

把二進(jìn)制譯碼器的使能端作為數(shù)據(jù)輸入端，二進(jìn)制代碼輸入端作為地址碼輸入端，則帶使能端的二進(jìn)制譯碼器就是數(shù)據(jù)分配器。由74HC138構(gòu)成的1-8路數(shù)據(jù)分配器如圖10.6.7所示。圖10.6.7由74HC138構(gòu)成的1-8路數(shù)據(jù)分配器

2.數(shù)據(jù)分配器的應(yīng)用

將數(shù)據(jù)選擇器和數(shù)據(jù)分配器組合起來(lái)，可實(shí)現(xiàn)多路分配，即在一條信號(hào)線(xiàn)上傳送多路信號(hào)。圖10.6.8所示即為數(shù)據(jù)分配器和數(shù)據(jù)選擇器一起構(gòu)成的數(shù)據(jù)分時(shí)傳送系統(tǒng)。圖10.6.8數(shù)據(jù)分時(shí)傳送系統(tǒng)10.7.11位數(shù)值比較器

可得1位數(shù)值比較器的真值表，如表10.7.1所示。由真值表得1位數(shù)值比較器的邏輯電路圖，如圖10.7.1所示。10.7數(shù)值比較器表10.7.11位數(shù)值比較器的真值表圖10.7.11位數(shù)值比較器的邏輯電路圖10.7.2多位數(shù)值比較器

1.多位數(shù)比較大小的原理

根據(jù)上述原理，我們就可以寫(xiě)出A<B、A=B和A>B的邏輯函數(shù)式

2.4位數(shù)值比較器CC14585

4位數(shù)值比較器CC14585的結(jié)構(gòu)圖如圖10.7.2所示。4位數(shù)值比較器CC14585的真值表如表10.7.2所示。圖10.7.24位數(shù)值比較器CC14585的結(jié)構(gòu)圖表10.7.24位數(shù)值比較器CC14585的真值表10.7.3數(shù)值比較器的使用

【例10.7.1】試用兩片CC14585組成一個(gè)8位數(shù)值比較器。

解：如圖10.7.3所示，只要將兩個(gè)數(shù)的高4位C7C6C5C4和D7D6D5D4接到第(2)片CC14585上，而將低4位C3C2C1C0和D3D2D1D0接到第(1)片CC14585上，同時(shí)把第(1)片的Y(A<B)和Y(A=B)分別接到第(2)片的I(A<B)和I(A=B)，而第(1)片的Y(A>B)是

用Y(A<B)和Y(A=B)產(chǎn)生的，Y(A>B)僅僅是一個(gè)控制信號(hào)，因此接高電平。圖10.7.3將兩片CC14585接成8位數(shù)值比較器本章講述了組合邏輯電路的特點(diǎn)、組合邏輯電路的分析方法和設(shè)計(jì)方法以及若干常用組合邏輯電路的原理和使用方法等內(nèi)容。

邏輯電路按照邏輯功能的不同特點(diǎn)可分為組合邏輯電路和時(shí)序邏輯電路兩大類(lèi)。

組合邏輯電路在邏輯功能上的特點(diǎn)是任意時(shí)刻的輸出僅取決于該時(shí)刻的輸入，而與電路過(guò)去的狀態(tài)無(wú)關(guān)。它在電路結(jié)構(gòu)上的特點(diǎn)是只包含門(mén)電路，而沒(méi)有存儲(chǔ)(記憶)單元。本章小結(jié)由于某些組合邏輯電路使用得特別頻繁，為便于使用，把它們制成了標(biāo)準(zhǔn)化的中規(guī)模集成器件。這些器件包括編碼器、譯碼器、數(shù)據(jù)選擇器、加法器、數(shù)值比較器等。為了增加使用的靈活性，也為了便于功能擴(kuò)展，在多數(shù)中規(guī)模集成組合邏輯電路上都設(shè)置了附加的控制端，這些控制端既可以控制電路的狀態(tài)，又可以作為輸出信號(hào)的選通輸入端，還能用作輸入信號(hào)的一個(gè)輸入端以擴(kuò)展電路功能。合理地運(yùn)用這些控制端能最大限度地發(fā)揮電路的潛力。靈活地運(yùn)用這些器件還可以設(shè)計(jì)出任何其他邏輯功能的組合邏輯電路。盡管各種組合邏輯電路在功能上千差萬(wàn)別，但是它們的分析方法和設(shè)計(jì)方法都是共同的。掌握了它們的分析方法，就可以識(shí)別任何一個(gè)給定電路的邏輯功能；掌握了設(shè)計(jì)的一般方法，就可以根據(jù)給定的設(shè)計(jì)要求設(shè)計(jì)出相應(yīng)的邏輯電路。因此，本章的學(xué)習(xí)重點(diǎn)應(yīng)放在分析方法和設(shè)計(jì)方法上，而不必去記憶各種具體的邏輯電路。

10.1分析圖T10.1所示電路的邏輯功能，寫(xiě)出Y1、Y2的邏輯函數(shù)式，列出真值表，并說(shuō)明電路的邏輯功能。

圖T10.1習(xí)題

10.2分析圖T10.2所示電路的邏輯功能，寫(xiě)出輸出的邏輯函數(shù)表達(dá)式，列出真值表，并說(shuō)明電路邏輯功能的特點(diǎn)。圖T10.2

10.3用與非門(mén)設(shè)計(jì)四變量的多數(shù)表決電路。當(dāng)輸入變量A、B、C、D有3個(gè)或3個(gè)以上為1時(shí)，輸出為1；輸入為其他狀態(tài)時(shí)，輸出為0。

10.4某機(jī)床由A、B、C三臺(tái)電動(dòng)機(jī)拖動(dòng)，加工要求如下：

(1)A機(jī)床必須開(kāi)機(jī)運(yùn)行；

(2)若開(kāi)B機(jī)，則必須開(kāi)C機(jī)；

(3)A機(jī)運(yùn)行后，C機(jī)開(kāi)不開(kāi)機(jī)運(yùn)行均可。

當(dāng)滿(mǎn)足上述要求時(shí)，則指示燈亮，否則指