《電工電子技術(shù)》課件第11章

第11章組合邏輯電路11.1門電路的基本概念11.2集成邏輯門電路11.3邏輯代數(shù)11.4組合邏輯電路的分析和設(shè)計(jì)11.5常用的組合邏輯芯片小結(jié)習(xí)題

11.1門電路的基本概念

11.1.1數(shù)制

1．計(jì)數(shù)體制

數(shù)制是一種計(jì)數(shù)的體制。阿拉伯人創(chuàng)造出了“逢十進(jìn)一”的十進(jìn)制計(jì)數(shù)體制，實(shí)際上，人類根據(jù)生活的需要還采用了很多其他進(jìn)制，如十二進(jìn)制、六十進(jìn)制等?，F(xiàn)在常用的計(jì)數(shù)體制有十進(jìn)制、二進(jìn)制、八進(jìn)制、十六進(jìn)制等。

1)十進(jìn)制

十進(jìn)制是以10為基數(shù)的計(jì)數(shù)體制，它由0，1，2，…，9這10個(gè)不同的數(shù)碼按照一定的規(guī)律排列起來(lái)表示數(shù)值大小。當(dāng)數(shù)碼處于不同位置時(shí)，其所代表的數(shù)值也不同。例如：

(352)D=3×102+5×101+2×100

式中，下標(biāo)“D”是英文Decimal的縮寫，表示十進(jìn)制數(shù)；102、101、100表明數(shù)值在該位的“權(quán)”，它們都是基數(shù)10的冪。數(shù)碼與權(quán)的乘積稱為加權(quán)系數(shù)，代表該數(shù)碼的實(shí)際值，如此處數(shù)碼3表示300，而數(shù)碼5表示50，數(shù)碼2表示數(shù)2。因此，十進(jìn)制數(shù)的數(shù)值為各位加權(quán)系數(shù)的和，“逢十進(jìn)一”，即

(N)D=Kn－1×10n－1+…+K1×101+K0×100

2)二進(jìn)制

二進(jìn)制是以2為基數(shù)的計(jì)數(shù)體制，它只有0和1兩個(gè)數(shù)碼。二進(jìn)制數(shù)碼的數(shù)值為各位數(shù)碼加權(quán)系數(shù)的和，“逢二進(jìn)一”，即0+1=1，1+1=10，10+1=11，11+1=100，各位的權(quán)都是基數(shù)2的冪。例如：

(1101)B=1×23+1×22+0×21+1×20=(13)D

式中，下標(biāo)“B”是英文Binary的縮寫，表示二進(jìn)制數(shù)；23、22、21、20是各位的權(quán)。

3)八進(jìn)制

八進(jìn)制是以8為基數(shù)的計(jì)數(shù)體制，它由0，1，2，…，7共8個(gè)不同的數(shù)碼按照一定的規(guī)律排列，“逢八進(jìn)一”，各位的權(quán)都是基數(shù)8的冪。例如：

(352)O=3×82+5×81+2×80=(234)D

式中，下標(biāo)“O”是英文Octal的縮寫，表示八進(jìn)制數(shù)；82、81、80是各位的權(quán)。

4)十六進(jìn)制

十六進(jìn)制是以16為基數(shù)的計(jì)數(shù)體制，它有0，1，2，…，9，A(10)，B(11)，C(12)，D(13)，E(14)，F(xiàn)(15)共16個(gè)不同的數(shù)碼，“逢十六進(jìn)一”，各位的權(quán)都是16的冪。例如：

(352)H=3×162+5×161+2×160=(850)D

式中，下標(biāo)“H”是英文Hexadecimal的縮寫，表示十六進(jìn)制數(shù)；162、161、160是各位的權(quán)。

由上可知，對(duì)于同樣的數(shù)碼，如果計(jì)數(shù)體制不同，其代表的結(jié)果相差很大，因此在計(jì)數(shù)時(shí)一定要首先標(biāo)明是什么進(jìn)制。表11-1為幾種計(jì)數(shù)體制的對(duì)照表。

2．?dāng)?shù)制轉(zhuǎn)換

不同的計(jì)數(shù)體制可用來(lái)表達(dá)相同的數(shù)值，而且不同的計(jì)數(shù)體制在計(jì)數(shù)時(shí)可以相互轉(zhuǎn)換。

1)任意進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)

將一個(gè)非十進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)只需按權(quán)展開，然后按十進(jìn)制的計(jì)數(shù)規(guī)律相加即可。

【例11-1】將(1101)B、(352)O、(352)H分別轉(zhuǎn)換成十進(jìn)制數(shù)。

解

(1101)B=1×23+1×22+0×21+1×20=(13)D

(352)O=3×82+5×81+2×80=(234)D

(352)H=3×162+5×161+2×160=(850)D

2)十進(jìn)制數(shù)轉(zhuǎn)換為其他進(jìn)制數(shù)

將一個(gè)十進(jìn)制數(shù)轉(zhuǎn)換為其他非十進(jìn)制數(shù)時(shí)，需要采取“除權(quán)取余”法，所得的余數(shù)的組合即為其他進(jìn)制的數(shù)。需要注意的是，數(shù)碼(各次運(yùn)算的余數(shù))從下往上依次為高位到低位的排列。將十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)、八進(jìn)制數(shù)、十六進(jìn)制數(shù)時(shí)應(yīng)分別采用“除2取余法”、“除8取余法”和“除16取余法”。

【例11-2】將(17)D分別轉(zhuǎn)換為二進(jìn)制數(shù)、八進(jìn)制數(shù)和十六進(jìn)制數(shù)。

解根據(jù)數(shù)制轉(zhuǎn)化的方法分別除2、除8、除16取余：

因此，(17)D=(10001)B=(21)O=(11)H。

3)二進(jìn)制與八進(jìn)制、十六進(jìn)制間的轉(zhuǎn)換

由于八進(jìn)制的計(jì)數(shù)基數(shù)8為23，十六進(jìn)制的計(jì)數(shù)基數(shù)16為24，因此，每位八進(jìn)制數(shù)可用3位二進(jìn)制數(shù)構(gòu)成，每位十六進(jìn)制數(shù)可用4位二進(jìn)制數(shù)構(gòu)成。所以，在轉(zhuǎn)換時(shí)可按照每3位二進(jìn)制數(shù)對(duì)應(yīng)一位八進(jìn)制數(shù)，每4位二進(jìn)制數(shù)對(duì)應(yīng)1位十六進(jìn)制數(shù)的原則相互轉(zhuǎn)換。需要注意的是，二進(jìn)制數(shù)轉(zhuǎn)換為八進(jìn)制數(shù)或十六進(jìn)制數(shù)時(shí)，如果位數(shù)不夠，則可在高位補(bǔ)0，不影響數(shù)的大??；八進(jìn)制數(shù)和十六進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)時(shí)，要把高位的0舍掉，這也不影響數(shù)的大小。

【例11-3】將二進(jìn)制數(shù)(100110101)分別轉(zhuǎn)換為八進(jìn)制數(shù)和十六進(jìn)制數(shù)。

解根據(jù)轉(zhuǎn)換原理把高位補(bǔ)0(不補(bǔ)也可)：

由此可得，(100110101)B=(465)O=(135)H。

【例11-4】將十六進(jìn)制數(shù)3FA和八進(jìn)制數(shù)375分別轉(zhuǎn)換為二進(jìn)制數(shù)。

解根據(jù)轉(zhuǎn)換原理：

舍去高位的0，可得

(3FA)H=(1111111010)B

(375)O=(11111101)B11.1.2碼制

在數(shù)字電路中，一般采用二進(jìn)制數(shù)來(lái)進(jìn)行編碼。用二進(jìn)制數(shù)來(lái)表示十進(jìn)制數(shù)的編碼方法稱為二-十進(jìn)制數(shù)碼，簡(jiǎn)稱BCD碼。由于4位二進(jìn)制碼有16種不同的組合，因此可以選用其中的任意10種組合來(lái)代表0~9這10個(gè)數(shù)碼。一旦選定，則其余的6種組合是不允許出現(xiàn)的，或者說(shuō)是無(wú)效的。根據(jù)選取方式的不同，可以得到不同的BCD碼，常用的有8421碼、5421碼、2421碼等有權(quán)碼和余3碼等無(wú)權(quán)碼。表11-2列舉了幾種常用的BCD碼對(duì)照表。11.1.3基本邏輯運(yùn)算

1．與運(yùn)算

與運(yùn)算也稱邏輯乘，其邏輯表達(dá)式為

F=A·B

其意義為：只有當(dāng)決定一件事情的所有條件都具備時(shí)，這件事情才可以實(shí)現(xiàn)。比如，一扇門上有兩把鎖，則只有當(dāng)兩把鑰匙都在的情況下門才可以被打開，否則門就不可以被打開。與邏輯的邏輯符號(hào)如圖11-1所示。圖11-1與邏輯的邏輯符號(hào)除了采用邏輯表達(dá)式和邏輯圖外，還可以將邏輯變量各種可能取值的組合及其對(duì)應(yīng)的邏輯函數(shù)值列成表格，即真值表。與運(yùn)算的真值表如表11-3所示。表中，“0”代表低電平，在輸入端表示該條件不具備，在輸出端表示該事件不可以實(shí)現(xiàn)；“1”代表高電平，在輸入端表示該條件具備，在輸出端則表示該事件成立。以后在表述邏輯函數(shù)時(shí)一般只抽象地表明其代表的是高電平還是低電平，而不描述具體的邏輯事件。與運(yùn)算的運(yùn)算規(guī)則為

0·0=0，0·1=0，1·0=0，1·1=1

與邏輯可以概述為：條件全真，輸出為真；條件有假，輸出為假。對(duì)該邏輯事件抽象后也可簡(jiǎn)單描述為：有“0”出“0”，全“1”出“1”。如果一個(gè)邏輯電路的輸入、輸出端能實(shí)現(xiàn)與運(yùn)算，則該電路稱為“與門”電路，簡(jiǎn)稱“與門”。

2．或運(yùn)算

或運(yùn)算也稱邏輯加，其邏輯表達(dá)式為

F=A+B

其意義為：決定一件事情的所有條件只要有一條具備，這件事情就可以實(shí)現(xiàn)。比如，一個(gè)房間有兩扇門，每扇門上有一把鎖，則兩把鎖的鑰匙中，只要有一把鑰匙在，門就可以被打開。或運(yùn)算的真值表如表11-4所示。

或邏輯的邏輯符號(hào)如圖11-2所示。圖11-2或邏輯的邏輯符號(hào)或運(yùn)算的運(yùn)算規(guī)則為

0+0=0，0+1=1，1+0=1，1+1=1

或邏輯可以概述為：條件有真，輸出為真；條件全假，輸出為假。或邏輯也可簡(jiǎn)單總結(jié)為：全“0”出“0”，有“1”出“1”。如果一個(gè)邏輯電路的輸入、輸出端能實(shí)現(xiàn)或運(yùn)算，則此電路稱為“或門”電路，簡(jiǎn)稱“或門”。

3．非運(yùn)算

非運(yùn)算是對(duì)一個(gè)邏輯變量的否定，其邏輯表達(dá)式為

當(dāng)條件為真時(shí)，事件發(fā)生所出現(xiàn)的結(jié)果必然是與這種條件相反的結(jié)果。

其邏輯符號(hào)如圖11-3所示。圖11-3非邏輯的邏輯符號(hào)非運(yùn)算的運(yùn)算規(guī)則為

非邏輯運(yùn)算可概述為：條件為真，輸出為假；條件為假，輸出為真。如果一個(gè)邏輯電路的輸入、輸出端能實(shí)現(xiàn)非運(yùn)算，則此電路稱為“非門”電路，簡(jiǎn)稱“非門”。

4．復(fù)合邏輯運(yùn)算

用“與”、“或”、“非”三種基本邏輯運(yùn)算的不同組合可以構(gòu)成各種復(fù)合邏輯，如把“與”門的輸出端接到“非”門的輸入端，則總的輸出與輸入的邏輯關(guān)系為“與非”。表11-5列出了各種常用的復(fù)合邏輯運(yùn)算函數(shù)的表達(dá)式及其相應(yīng)的邏輯門電路的代表符號(hào)，以便于比較和應(yīng)用。

11.2集成邏輯門電路

11.2.1

TTL邏輯門電路

1．TTL與非門電路

TTL與非門電路的輸入端采用了多發(fā)射極的三極管，如圖11-4所示，其每個(gè)發(fā)射極都可以獨(dú)立構(gòu)成一個(gè)發(fā)射結(jié)，只要有一個(gè)發(fā)射結(jié)正向偏置，就可以促使三極管進(jìn)入放大或飽和區(qū)，多個(gè)發(fā)射極并聯(lián)構(gòu)成一個(gè)面積較大的組合發(fā)射極。

圖11-4

TTL與非門電路圖11-5是兩種TTL與非門的外引線排列圖。其中，圖(a)為74LS00，表示2輸入端四與非門；圖(b)為74LS20，表示4輸入端雙與非門。一片集成邏輯門電路內(nèi)的各個(gè)邏輯門互相獨(dú)立，可以單獨(dú)使用，但所有的邏輯門共用電源和地。圖11-5兩種與非門的外引線排列圖

1)輸出高電平UOH和輸出低電平UOL

UOH和UOL分別表示輸出端的電平為高或者低，對(duì)于TTL與非門來(lái)說(shuō)，其典型值分別為3.6V和0.3V。實(shí)際門電路中它們并不是恒定值。考慮到元件參數(shù)的差異及實(shí)際使用時(shí)的情況，一般規(guī)定輸出高電平的下限值和輸出低電平的上限值分別為2.7V和0.5V。

2)門檻電壓UTH

門檻電壓也稱閾值電壓，是輸入電壓使晶體管V5截止與導(dǎo)通的分界線，也是使輸出端為高、低電平的分界線時(shí)的輸入電壓。實(shí)際上，門檻電壓有一定的范圍，通常取UTH=1.4V。一般使用中，規(guī)定最小輸入高電平為2.0V，稱為開門電平；最大輸入低電平為0.9V，稱為關(guān)門電平。若輸入電壓大于開門電平，則輸入一定為高電平；若輸入電壓低于關(guān)門電平，則輸入一定為低電平。開門電平和關(guān)門電平在使用時(shí)是非常重要的參數(shù)，它們反映了電路的抗干擾能力。

3)扇入和扇出系數(shù)

TTL門電路的扇入系數(shù)定義為單個(gè)門的輸入端的個(gè)數(shù)，如一個(gè)4輸入端的與非門其扇入系數(shù)為4。扇出系數(shù)是指輸出端最多能帶同類門的個(gè)數(shù)，它反應(yīng)了與非門的最大負(fù)載能力。一般TTL與非門電路的扇出系數(shù)為8~10。性能較好的門電路的扇出系數(shù)最高可達(dá)50。

4)傳輸延遲時(shí)間

傳輸延遲時(shí)間是一項(xiàng)動(dòng)態(tài)指標(biāo)。與非門輸出端電壓的動(dòng)態(tài)波形比輸入電壓波形總有一定的延遲。平均延遲時(shí)間一般為3~10ns。延遲時(shí)間越短，則動(dòng)作越迅速，開關(guān)速度越快，工作頻率也越高。

2.三態(tài)輸出“與非”門電路

三態(tài)輸出“與非”門電路與前述門電路不同，其輸出端除了高電平和低電平外，還可以出現(xiàn)高阻狀態(tài)。所謂高阻，即該邏輯門沒(méi)有輸出信號(hào)，其輸入和輸出之間相當(dāng)于一個(gè)斷開的開關(guān)，輸出端沒(méi)有信號(hào)。圖11-6是三態(tài)輸出“與非”門電路及其圖形符號(hào)。其中，A、B為輸入端，二極管VD用來(lái)構(gòu)成控制端E(也稱“使能端”)。圖11-6三態(tài)輸出“與非”門電路及其圖形符號(hào)

3．集成TTL邏輯門芯片系列

表11-6列出了74系列芯片的重要參數(shù)。

表11-7列出了74LS系列集成電路的型號(hào)及功能。11.2.2

CMOS系列

1．CMOS反相器

CMOS反相器的基本電路如圖11-7所示。當(dāng)輸入電壓(低電平)低于NMOS管的開啟電壓時(shí)，NMOS管截止，PMOS管導(dǎo)通，輸出uo≈UDD為高電平；反之，輸出為低電平。圖11-7

CMOS反相器

2．CMOS傳輸門

將兩個(gè)參數(shù)完全對(duì)稱的增強(qiáng)型NMOS管和PMOS管并聯(lián)可構(gòu)成CMOS傳輸門，其邏輯符號(hào)如圖11-8所示。當(dāng)控制極電壓C＝UDD，C＝0時(shí)，uo=ui，此時(shí)稱傳輸門開通；反之，當(dāng)

C＝UDD，C＝0時(shí)，輸入和輸出之間呈現(xiàn)高阻狀態(tài)，此時(shí)輸入信號(hào)不能傳輸?shù)捷敵龆耍Q為傳輸門關(guān)閉。

由于MOS管中源極和漏極可互換使用，因此CMOS傳輸門的輸出和輸入可以互換使用。圖11-8

CMOS傳輸門的邏輯符號(hào)

3.集成CMOS邏輯門芯片系列

和集成TTL邏輯芯片相比，CMOS芯片具有功耗低、工作電源電壓范圍寬、噪聲容限大、輸入阻抗高、扇出系數(shù)大等優(yōu)點(diǎn)，特別是由于其集成度高，因而在中大規(guī)模集成電路中獲得了廣泛應(yīng)用。日常生活中用的CMOS邏輯門有CMOS4000系列和高速CMOS系列(簡(jiǎn)稱HCMOS)等。HCMOS系列比普通的CMOS4000系列具有更高的工作頻率和更強(qiáng)的輸出驅(qū)動(dòng)負(fù)載能力，因而是一種很有發(fā)展前途的CMOS器件。*11.2.3

TTL和CMOS電路的接口

1.TTL電路驅(qū)動(dòng)CMOS電路

由TTL電路驅(qū)動(dòng)CMOS電路時(shí)，主要考慮TTL電路輸出的高電平是否滿足CMOS電路輸入電平的要求。在電源電壓都為5V時(shí)，TTL電路的輸出高電平約為2.7V，而CMOS4000系列的輸入高電平為3.5V，這使得它們的接口之間產(chǎn)生了問(wèn)題。通常在TTL電路的輸出端和電源之間接一個(gè)上拉電阻。

由于CC74HCT系列在制造時(shí)已經(jīng)考慮了與TTL電路的兼容問(wèn)題，因此TTL的輸出端可直接與CC74HCT系列的輸入端相連，不需要另外再加其他器件。

TTL與CMOS電路之間的接口也可采用CMOS電平轉(zhuǎn)換器來(lái)實(shí)現(xiàn)。

2.CMOS電路驅(qū)動(dòng)TTL電路

由CMOS電路驅(qū)動(dòng)TTL電路時(shí)，主要考慮CMOS電路輸出低電平時(shí)的電流能否驅(qū)動(dòng)TTL電路，使用時(shí)可以把同一芯片上的多個(gè)CMOS門并聯(lián)使用，也可在CMOS電路的輸出端和TTL電路的輸入端之間接入CMOS驅(qū)動(dòng)器。

11.3邏輯代數(shù)

11.3.1邏輯代數(shù)的基本定律和基本規(guī)則

1．基本運(yùn)算法則和基本定律

根據(jù)基本邏輯運(yùn)算，可推導(dǎo)出邏輯代數(shù)的基本定律。

(1)基本運(yùn)算法則:

(2)基本定律：

·交換律：A·B=B·A，A+B=B+A。

·結(jié)合律：ABC=A(BC)，A+B+C=A+(B+C)。

·分配律：A(B+C)=AB+AC，A+BC=(A+B)(A+C)。

證明

(A+B)(A+C)=A+AB+AC+BC=A(1+B+C)+BC=A+BC

·反演律：

證明當(dāng)A=0時(shí)，有

當(dāng)A≠0時(shí)，必有A=1，此時(shí)

因此，在任何情況下都有反演律成立。此外，也可采用真值表法證明。真值表法也稱為窮舉法，即列舉出輸入端可能出現(xiàn)的所有組合，如果兩個(gè)函數(shù)的輸出完全相同，則這兩個(gè)函數(shù)等價(jià)。表11-8列出了反演律中各邏輯函數(shù)的真值表。由表11-8可知，反演律是始終成立的。反演律又稱摩根定律，是DeMogen’sLaw的音譯。

·吸收律：

2．基本規(guī)則

1)代入規(guī)則

在任何一個(gè)含有變量X的等式中，如果將等式兩邊所有出現(xiàn)變量X的位置都代之以另外一個(gè)邏輯函數(shù)Y，則等式仍然成立。例如，對(duì)于吸收律A(A+B)=A，同時(shí)以A+C代替A，則變?yōu)?A+C)(A+C+B)=A+C，經(jīng)過(guò)證明可發(fā)現(xiàn)，變化后的定律仍然成立。利用代入規(guī)則可以擴(kuò)大公式的應(yīng)用范圍。例如，對(duì)于摩根定律如果同時(shí)以BC代替B，則原定律變?yōu)樾碌亩蛇@樣就可把摩根定律擴(kuò)展到無(wú)限多個(gè)變量的情況。

2)對(duì)偶規(guī)則

如果將任何一個(gè)邏輯函數(shù)中的“·”變成“+”，“+”變成“·”，“0”變成“1”，“1”變成“0”，其他所有的邏輯變量都保持不變，這樣所得到的新的邏輯函數(shù)式就是原函數(shù)式的對(duì)偶式。所謂對(duì)偶規(guī)則，是指當(dāng)兩個(gè)邏輯函數(shù)相等時(shí)，它們的對(duì)偶式也一定相等。利用對(duì)偶規(guī)則可以從已知公式中獲得更多公式，也可簡(jiǎn)化公式的記憶。例如，對(duì)A(B+C)=AB+AC作對(duì)偶變換可得(A+B)(A+C)=A+BC；對(duì)A+AB=A作對(duì)偶變換可得A(A+B)=A；對(duì)0·A=0，1·A=A，A·A=A，A·A=0四個(gè)公式分別作對(duì)偶變換可得1+A=1，0+A=A，A+A=A，A+A=1。

3)反演規(guī)則

如果將任何一個(gè)邏輯函數(shù)中的“·”變成“+”，、“+”變成“·”，“0”變成“1”，“1”變成“0”，其他所有的原變量換成非變量，所有的非變量換成原變量，則所得到的新的邏輯表達(dá)式為原表達(dá)式的非電路，這個(gè)規(guī)則稱為反演規(guī)則。利用反演規(guī)則可以很容易地計(jì)算一個(gè)邏輯函數(shù)的非函數(shù)。這樣在實(shí)際電路中如果某函數(shù)的表達(dá)式比較復(fù)雜，則可以先計(jì)算出其非函數(shù)的表達(dá)式，然后計(jì)算原函數(shù)的表達(dá)式。

【例11-5】已知某邏輯電路的真值表如表11-9所示，寫出邏輯表達(dá)式并化簡(jiǎn)。

解

則

直接寫出表達(dá)式，化簡(jiǎn)亦可得出相同結(jié)論，讀者可自行分析。11.3.2邏輯代數(shù)的化簡(jiǎn)和證明

根據(jù)邏輯表達(dá)式可以繪出相應(yīng)的邏輯圖，但直接根據(jù)邏輯要求寫出的邏輯表達(dá)式一般比較繁瑣，畫出的邏輯圖也較復(fù)雜。為了簡(jiǎn)化電路和節(jié)省器件，應(yīng)首先對(duì)邏輯表達(dá)式進(jìn)行化簡(jiǎn)。

邏輯表達(dá)式化簡(jiǎn)后的特點(diǎn)為：所用的門的類型和個(gè)數(shù)都比較少。一般的化簡(jiǎn)方法有并項(xiàng)、吸收、配項(xiàng)等。并項(xiàng)法是利用的特點(diǎn)把多項(xiàng)合并成一項(xiàng)并消去多余的變量。例如：

吸收法就是利用吸收律消去多余的項(xiàng)。例如：

配項(xiàng)法是先利用增加必要的乘積項(xiàng)，再利用并項(xiàng)法或吸收法使項(xiàng)數(shù)減少。例如吸收律第三式的證明：

【例11-6】化簡(jiǎn)邏輯函數(shù)

解

【例11-7】化簡(jiǎn)邏輯函數(shù)

解

11.4組合邏輯電路的分析和設(shè)計(jì)

11.4.1組合邏輯電路的分析

組合邏輯電路的分析一般由以下幾個(gè)步驟組成：

(1)根據(jù)給定的邏輯電路寫出輸出邏輯函數(shù)式。首先從輸入端向輸出端逐級(jí)寫出各個(gè)門的輸出對(duì)其輸入的邏輯表達(dá)式，然后寫出整個(gè)邏輯電路的輸出狀態(tài)對(duì)輸入變量的邏輯函數(shù)，并對(duì)寫出的邏輯函數(shù)式進(jìn)行化簡(jiǎn)，即可求出輸出邏輯函數(shù)的最簡(jiǎn)表達(dá)式。

(2)列出邏輯函數(shù)的真值表。將輸入變量的狀態(tài)以自然二進(jìn)制數(shù)順序的各種取值組合代入邏輯函數(shù)式，求出相應(yīng)的輸出狀態(tài)并填入表中，即可得到邏輯函數(shù)的真值表。

(3)分析邏輯功能。根據(jù)真值表的特點(diǎn)分析該電路的邏輯功能。

【例11-8】分析圖11-9所示電路的邏輯功能。

解寫出函數(shù)的邏輯表達(dá)式并化簡(jiǎn)可得：圖11-9例11-8圖列出該邏輯函數(shù)的真值表，如表11-10所示。

由表11-10可見(jiàn)，該電路具有表11-5所示的異或門的邏輯功能，即“相同出0，不同出1”。該電路在日常生活中也有封裝過(guò)的芯片，可直接使用，其邏輯符號(hào)

如果某電路具有“相同出1，不同出0”的邏輯功能，則這樣的電路稱為同或門。同或門電路直接用符號(hào)F=A⊙B來(lái)表示，其輸出真值表和異或門剛好相反，其電路可由讀者自行設(shè)計(jì)。11.4.2組合邏輯電路的設(shè)計(jì)

邏輯電路的設(shè)計(jì)主要有以下步驟：

(1)確定邏輯變量。根據(jù)設(shè)計(jì)要求，對(duì)輸入、輸出邏輯變量進(jìn)行分析并規(guī)定變量的邏輯狀態(tài)。

(2)列真值表。根據(jù)題設(shè)要求及以上分析，列出該邏輯問(wèn)題的真值表。

(3)寫表達(dá)式。根據(jù)列出的真值表寫出邏輯表達(dá)式并化簡(jiǎn)。在寫邏輯表達(dá)式時(shí)，要注意表達(dá)式應(yīng)寫成真值表中輸出為“1”的或門組合，寫出的每個(gè)最小項(xiàng)應(yīng)為所有的輸入因子相“與”，輸入為“0”項(xiàng)的應(yīng)寫成反變量的形式，輸入為“1”的應(yīng)寫成原變量的形式。

(4)畫邏輯圖。按照給定的要求(如使用與非門)對(duì)邏輯式進(jìn)行變換，并畫出相應(yīng)的邏輯圖。

【例11-9】設(shè)計(jì)一個(gè)三人(A，B，C)表決多數(shù)贊成且A有否決權(quán)的電路，表決結(jié)果用指示燈來(lái)表示，指示燈亮?xí)r表示方案通過(guò)，否則，表示方案不通過(guò)。

解首先確定邏輯變量。三個(gè)人中，某人贊成時(shí)用“1”表示，否則用“0”表示，方案通過(guò)時(shí)用“1”表示，否則用“0”表示。

列真值表，如表11-11所示。由真值表寫出邏輯表達(dá)式并化簡(jiǎn)可得：

畫出邏輯圖，如圖11-10所示。圖11-10例11-9圖

【例11-10】某工廠有A、B、C、D四個(gè)車間，按照生產(chǎn)訂單的多少可以選擇關(guān)閉一些車間?，F(xiàn)要求至少有兩個(gè)車間開門，若B車間開門，則A車間也必須開門，C、D車間不能同時(shí)開門。若上述要求不能滿足，則報(bào)警燈亮，請(qǐng)?jiān)O(shè)計(jì)該電路。若不要求至少開兩個(gè)車間，重新設(shè)計(jì)該電路。

解首先確定邏輯變量，車間開門為“1”，不開門為“0”，要求至少開兩個(gè)車間時(shí)報(bào)警燈用F表示，不要求至少開兩個(gè)車間時(shí)報(bào)警燈用F′表示，燈亮用“1”表示，不亮用“0”表示。根據(jù)題意列真值表，如表11-12所示。由真值表寫出邏輯表達(dá)式得

化簡(jiǎn)該邏輯表達(dá)式得

11.5常用的組合邏輯芯片

11.5.1加法器

加法器是數(shù)字系統(tǒng)特別是計(jì)算機(jī)的數(shù)字系統(tǒng)中的基本部件之一。其功能是完成二進(jìn)制數(shù)的算術(shù)加法運(yùn)算。

1．半加器

所謂半加器，就是只能夠完成兩個(gè)同位二進(jìn)制數(shù)相加，不考慮低位來(lái)的進(jìn)位信號(hào)的加法器。半加器一般用在多位二進(jìn)制數(shù)相加時(shí)的最低位，也可用來(lái)構(gòu)成全加器。其有兩個(gè)輸入端(被加數(shù)A和加數(shù)B)和兩個(gè)輸出端(本位和S及進(jìn)位信號(hào)C)。

根據(jù)二進(jìn)制加法的運(yùn)算規(guī)則可列出半加器的真值表，如表11-13所示。

半加器的電路圖如圖11-11所示。其中，圖(a)為由與非門組成的邏輯圖，圖(b)為半加器的圖形符號(hào)。圖11-11半加器的電路圖

2．全加器

當(dāng)多位二進(jìn)制數(shù)相加時(shí)，半加器只能用于最低位求和。但是當(dāng)其他位相加時(shí)，除了加數(shù)和被加數(shù)以外，還要考慮來(lái)自低位的進(jìn)位，這時(shí)就需要全加器。全加器的真值表如表

11-14所示。全加器可由與非門來(lái)實(shí)現(xiàn)，也可以直接由兩個(gè)半加器和一個(gè)或門組成，其電路圖如圖11-12所示。其中，圖(a)為邏輯圖，圖(b)為邏輯符號(hào)。

圖11-13是由4個(gè)全加器組成的邏輯電路，它可實(shí)現(xiàn)兩個(gè)4位二進(jìn)制數(shù)相加，可以輸出本位和及向最高位的進(jìn)位。其具體工作原理讀者可自行分析。圖11-12全加器的電路圖圖11-13

4位加法器的電路圖11.5.2編碼器

1．二-十進(jìn)制編碼器

二-十進(jìn)制編碼器就是將十進(jìn)制的10個(gè)數(shù)碼0、1、2、3、4、5、6、7、8、9編成二進(jìn)制代碼。

由于輸入有10個(gè)數(shù)碼，因此對(duì)應(yīng)的輸出至少需要四位二進(jìn)制代碼，但四位二進(jìn)制代碼共有16種狀態(tài)，可以用其中任意10種狀態(tài)進(jìn)行編碼。最常用的編碼方式是取其前10種組合，其邏輯真值表如表11-15所示。由真值表寫出邏輯表達(dá)式為

由邏輯表達(dá)式可以畫出邏輯圖，如圖11-14所示。計(jì)算機(jī)鍵盤的輸入電路就是由這樣的編碼器組成的。圖11-14編碼器的邏輯電路圖

2．優(yōu)先編碼器

在前面討論的邏輯電路中，輸入信號(hào)是相互排斥的，不允許同時(shí)對(duì)2個(gè)信號(hào)進(jìn)行編碼，但在優(yōu)先編碼器中則不存在這個(gè)問(wèn)題。優(yōu)先編碼器允許多個(gè)輸入信號(hào)同時(shí)請(qǐng)求編碼，但是電路只對(duì)所有請(qǐng)求編碼的信號(hào)中優(yōu)先級(jí)別最高的信號(hào)進(jìn)行編碼。

在優(yōu)先編碼器中，優(yōu)先級(jí)別高的編碼信號(hào)排斥優(yōu)先級(jí)別低的，至于優(yōu)先權(quán)順序，則可根據(jù)實(shí)際需要來(lái)確定。圖11-15所示為二-十進(jìn)制優(yōu)先編碼器74LS147的邏輯功能示意圖。表11-16是其邏輯功能表。圖11-15

74LS147的邏輯功能示意圖11.5.3譯碼器

1.二進(jìn)制譯碼器

二進(jìn)制譯碼器有兩位、三位、四位等多種譯碼器。三位二進(jìn)制譯碼器也稱為3-8線譯碼器。最常用的是74LS138型譯碼器，它有兩個(gè)控制端和一個(gè)使能端。圖11-16是74LS138型3-8線譯碼器的外引線排列圖。表11-17是其邏輯功能表。當(dāng)STA=1且時(shí)，門電路解除封鎖，譯碼器工作。由于輸出低電平有效，因此譯碼器的輸出提供了輸入變量所有最小項(xiàng)的反。圖11-16

74LS138的外引線排列圖當(dāng)用到多位譯碼器時(shí)，可用多片譯碼器進(jìn)行擴(kuò)展。圖

11-17為用兩片74LS138構(gòu)成4-16線譯碼器的邏輯電路圖。其中，芯片(1)為低位片，芯片(2)為高位片，E為使能端。圖11-17

74LS138構(gòu)成的4-16線譯碼器其工作情況如下:

E=1時(shí)，兩個(gè)芯片都不工作，輸出全部為高電平。

E=0時(shí)，譯碼器工作。

當(dāng)A3=0時(shí)，低位片74LS138工作，此時(shí)輸出的輸出狀態(tài)由輸入二進(jìn)制代碼決定，但是高位片的STA=A3=0，高位片被封鎖不能工作，輸出全部為高電平。

當(dāng)A3=1時(shí)，高位片74LS138工作，此時(shí)輸出由輸入二進(jìn)制代碼決定，但是低位片的低位片被封鎖不能工作，輸出全部為高電平。

由于二進(jìn)制譯碼器的每一個(gè)輸出端都對(duì)應(yīng)一個(gè)最小項(xiàng)，輸出包含輸入變量的全部最小項(xiàng)，而所有邏輯函數(shù)都可以用最小項(xiàng)之和來(lái)表示，因此，用譯碼器和門電路能實(shí)現(xiàn)任何一個(gè)組合邏輯函數(shù)。圖11-18是用譯碼器實(shí)現(xiàn)例11-9的要求的邏輯電路。輸出為圖11-18

74LS138構(gòu)成組合邏輯電路

2.二-十進(jìn)制譯碼器

二-十進(jìn)制譯碼器的邏輯功能是將8421BCD碼轉(zhuǎn)換成10個(gè)對(duì)應(yīng)的輸出信號(hào)。它有4個(gè)輸入端和10個(gè)輸出端，是一種4-10線譯碼器。圖11-19是二-十進(jìn)制譯碼器的外引線排列圖，其輸出低電平有效。圖11-19

4-10線譯碼器的外引線排列圖

3.顯示譯碼器

顯示譯碼器一般在一個(gè)芯片上集成譯碼器和驅(qū)動(dòng)器兩部分，其輸入多為8421BCD碼，輸出多用于驅(qū)動(dòng)顯示器件。常見(jiàn)的七段數(shù)字顯示器件一般分為半導(dǎo)體數(shù)碼顯示器(LED)和液晶顯示器(LCD)兩種。其中，LED的特點(diǎn)是體積小，壽命長(zhǎng)，可靠性高，亮度高，工作電壓低，響應(yīng)速度快，但是功耗較大；LCD的特點(diǎn)是功耗低，但是亮度不高。圖11-20所示為七段譯碼顯示器的外形及顯示的數(shù)字，利用字段的組合，可分別顯示0~9及A~F等16個(gè)數(shù)字。圖11-20七段譯碼顯示器的外形及顯示的數(shù)字11.5.4數(shù)據(jù)選擇和分配器

在多路數(shù)據(jù)傳輸過(guò)程中，經(jīng)常需要將其中的某一路信號(hào)挑選出來(lái)進(jìn)行傳輸。數(shù)據(jù)選擇器的功能就是根據(jù)地址碼的要求，從多路輸入數(shù)據(jù)中選擇其中一路送到唯一的公共數(shù)據(jù)輸出端。它相當(dāng)于一個(gè)單刀多擲開關(guān)，由地址碼決定開關(guān)位置。圖11-21是四選一數(shù)據(jù)選擇器的邏輯電路。其中，A1和A0是地址選擇端；D0~D3是數(shù)據(jù)輸入端；Y是信號(hào)輸出端；是低電平有效的使能端，當(dāng)=1時(shí)，輸出始終被鎖定為低電平，當(dāng)

=0時(shí)，數(shù)據(jù)選擇器工作。圖11-21四選一數(shù)據(jù)選擇器的邏輯電路圖11-22是一種典型的集成數(shù)據(jù)選擇器74LS151的外引線排列圖。它有3個(gè)地址選擇端、8個(gè)數(shù)據(jù)輸入端和1個(gè)使能控

制端G，并且具有兩個(gè)互補(bǔ)的輸出端W和Y。其邏輯功能如表11-18所示。圖11-22

74LS151的外引線排列圖數(shù)據(jù)選擇器除了用于信號(hào)的選擇外，還可以用來(lái)構(gòu)成組合邏輯電路。圖11-23是由數(shù)據(jù)選擇器構(gòu)成的多路異或門電路，輸出圖11-23由數(shù)據(jù)選擇器構(gòu)成的多路異或門數(shù)據(jù)分配器的功能是根據(jù)地址信號(hào)的要求，將一個(gè)輸入數(shù)據(jù)分時(shí)分別送到多個(gè)輸出端中指定的通道輸出。圖11-24是2-4線數(shù)據(jù)分配器的邏輯圖。其中，D是數(shù)據(jù)輸入端，A1和A0是地址信號(hào)分配端，Y0~Y3是數(shù)據(jù)輸出端。數(shù)據(jù)分配給哪端輸出是由A1和A0共同決定的。如果有三個(gè)地址分配端，則構(gòu)成

3-8線數(shù)據(jù)分配器，可控制8路輸出。圖11-25是由譯碼器構(gòu)成的3-8線數(shù)據(jù)分配器。圖11-24

2-4線數(shù)據(jù)分配器的邏輯圖圖11-25由譯碼器構(gòu)成的3-8線數(shù)據(jù)分配器小結(jié)

一、基本要求

1.熟練掌握各種計(jì)數(shù)制間的轉(zhuǎn)換。

2.了解各種碼制的特點(diǎn)。

3.熟練掌握基本邏輯的功能。

4.了解TTL邏輯門和CMOS門的特點(diǎn)及應(yīng)用場(chǎng)合。

5.掌握邏輯代數(shù)的化簡(jiǎn)方法。

6.熟練掌握一般組合邏輯電路的分析和設(shè)計(jì)方法。

7.了解常用的組合邏輯部件。

二、內(nèi)容提要

1.數(shù)字系統(tǒng)中常用二進(jìn)制來(lái)表示數(shù)據(jù)和指令。所謂二進(jìn)制，就是以2為基數(shù)的一種計(jì)數(shù)體制。除了二進(jìn)制以外，還有十六進(jìn)制和八進(jìn)制等其他進(jìn)制。任意兩種計(jì)數(shù)體制之間都可以互相轉(zhuǎn)換。為了更容易使計(jì)算機(jī)