《Xilinx FPGACPLD設(shè)計(jì)初級(jí)教程》課件實(shí)驗(yàn)一

實(shí)驗(yàn)一

LED循環(huán)流水燈顯示

1.實(shí)驗(yàn)?zāi)康?/p>

◆初步掌握用VerilogHDL硬件描述語(yǔ)言編寫程序。

◆初步掌握ISE9.1i綜合工具的使用。

◆初步掌握ModelSimSE6.2b仿真工具的使用。

◆掌握引腳分配方法。

◆掌握J(rèn)TAG下載工具的使用。

2.實(shí)驗(yàn)內(nèi)容

本實(shí)驗(yàn)要求以EZBoard為開發(fā)板(如圖T1.1所示)，在完成邏輯設(shè)計(jì)后，生成代碼的二進(jìn)制文件并下載到開發(fā)板上測(cè)試和驗(yàn)證邏輯設(shè)計(jì)的正確性(板上器件對(duì)應(yīng)的CPLD引腳如圖T1.2所示)。實(shí)現(xiàn)的功能為：以一只SW撥動(dòng)開關(guān)作為開始和復(fù)位開關(guān)，開始后，LED發(fā)光二極管依次熄滅，循環(huán)顯示，亮滅占空比為500ms；復(fù)位后，LED發(fā)光二極管恢復(fù)到初始狀態(tài)。EZBoard開發(fā)板上的晶振頻率為4MHz，撥動(dòng)開關(guān)SW(1)～SW(8)在ON時(shí)為低電平，LED1、LED2、…、LED10這10個(gè)LED燈高電平點(diǎn)亮，低電平熄滅。圖T1.1EZBoard開發(fā)板圖T1.2EZBoard板上器件對(duì)應(yīng)的CPLD引腳圖設(shè)計(jì)的端口連接如圖T1.3所示，方框里的名稱為設(shè)計(jì)模塊中定義的名稱(此名稱是本實(shí)驗(yàn)參考程序中定義的名稱)，方框外的名稱為對(duì)應(yīng)EZBoard開發(fā)板上的器件名稱。圖T1.3LED循環(huán)流水燈端口連接要完成此實(shí)驗(yàn)，應(yīng)按照下面的步驟一步一步進(jìn)行。

(1)使用ISE9.1i新建工程項(xiàng)目。

(2)使用ISE9.1i文本編輯器進(jìn)行電路邏輯設(shè)計(jì)。

(3)使用ISE9.1i綜合工程項(xiàng)目。

(4)使用ISE9.1i文本編輯器編寫測(cè)試文件。

(5)使用ModelSimSE6.2b工具進(jìn)行仿真測(cè)試。

(6)使用ISE9.1i工具進(jìn)行引腳分配、布線并生成下載的jed文件。

(7)通過(guò)JTAG下載線將PC機(jī)與EZBoard板卡連接起來(lái)，使用ISE9.1i的iMPACT工具將jed文件下載至EZBoard板卡上。

(8)通過(guò)撥動(dòng)開關(guān),驗(yàn)證EZBoard板卡上10只LED燈的熄滅情況，以此來(lái)驗(yàn)證此邏輯設(shè)計(jì)的正確性。

在本實(shí)驗(yàn)文檔的實(shí)驗(yàn)步驟中，有對(duì)以上實(shí)驗(yàn)步驟的指導(dǎo)說(shuō)明，通過(guò)此說(shuō)明可一步一步地完成整個(gè)實(shí)驗(yàn)。如果對(duì)某一實(shí)驗(yàn)步驟已經(jīng)很熟練了，則可以跳過(guò)此步驟，直接跳到下一步；如果有一定的邏輯設(shè)計(jì)能力，則可以不用ModelSimSE6.2b工具進(jìn)行仿真測(cè)試，直接下板調(diào)試。

3.實(shí)驗(yàn)步驟

(1)建立ISE工程。

具體步驟如下：

①打開ISE9.1i，選擇“開始”→“程序”→“XilinxISE9.1i”→“ProjectNavigator”(或者直接雙擊桌面圖標(biāo)啟動(dòng)ISE)，如圖T1.4所示。圖T1.4啟動(dòng)ISE②新建一個(gè)工程項(xiàng)目，選擇菜單命令“File”→“NewProject…”(如果打開ISE后，上面已經(jīng)有存在的工程項(xiàng)目，請(qǐng)選擇“File”→“CloseProject”)，如圖T1.5所示。圖T1.5新建工程圖T1.6新建工程向?qū)Б茉趶棾龅摹癉eviceProperties”對(duì)話框中選擇FPGA的型號(hào)、仿真工具和硬件描述語(yǔ)言類型，如圖T1.7所示。

●?Family:XC9500XLCPLDs。

●?Device:XC95144XL。

●?Package:TQ100。

●?Speed:?–10。

●?SynthesisTool:XST(VHDL/Verilog)。

●?Simulator:Modelsim-SEVerilog。

●?PreferredLanguage:Verilog(如果是VHDL語(yǔ)言用戶，請(qǐng)選擇VHDL)。圖T1.7“DeviceProperties”對(duì)話框⑤點(diǎn)擊“Next”按鈕，彈出“CreateNewSource”對(duì)話框，如圖T1.8所示。圖T1.8“CreateNewSource”對(duì)話框⑥點(diǎn)擊“Next”按鈕，彈出“AddExistingSources”對(duì)話框，如圖T1.9所示。圖T1.9“AddExistingSources”對(duì)話框⑦點(diǎn)擊“Next”按鈕，在彈出的“ProjectSummary”對(duì)話框中點(diǎn)擊“Finish”按鈕，完成工程項(xiàng)目的建立，如圖T1.10所示。圖T1.10“ProjectSummary”對(duì)話框

(2)使用文本編輯形式完成對(duì)電路功能的描述，并完成綜合。

具體步驟如下：

①在新建工程向?qū)瓿梢院螅c(diǎn)擊“New”按鈕，如圖T1.11中畫圈處所示。圖T1.11點(diǎn)擊“New”按鈕②在出現(xiàn)的“New”對(duì)話框中選擇“TextFile”，點(diǎn)擊“OK”按鈕，如圖T1.12所示。圖T1.12選擇“TextFile”③此時(shí)在新建的文本對(duì)話框里，按照本實(shí)驗(yàn)內(nèi)容的說(shuō)明，用VerilogHDL或VHDL語(yǔ)言完成此實(shí)驗(yàn)功能的邏輯編程。

④待程序設(shè)計(jì)完成后，選擇菜單“File”→“SaveAs”保存文件，在“文件名”里填寫要保存文件的名字(這里以lab1.v為例)，然后點(diǎn)擊“保存”按鈕，如圖T1.13所示。圖T1.13保存文件⑤在工程項(xiàng)目的“Sources”窗口中右擊“xc95144xl-10TQ100”，選擇“AddSource…”，如圖T1.14所示。圖T1.14加入源代碼⑥通過(guò)上一步驟會(huì)出現(xiàn)“AddExistingSources”對(duì)話框，在此對(duì)話框中選擇lab1.v文件，點(diǎn)擊“打開”按鈕，如圖T1.15所示。圖T1.15選擇源代碼⑦在隨后出現(xiàn)的“AddingSourceFiles…”對(duì)話框中點(diǎn)擊“OK”按鈕，如圖T1.16所示。圖T1.16添加源文件⑧在工程項(xiàng)目的Sources窗口中單擊lab1.v，在工程項(xiàng)目的資源操作窗口(Processes)里展開“ImplementDesign”，雙擊“Synthesize-XST”，進(jìn)行綜合，綜合完成后如圖T1.17所示。圖T1.17綜合設(shè)計(jì)注意：綜合完成后，在“Synthesize-XST”上會(huì)顯示一個(gè)小圖標(biāo)，表示該步驟的完成情況。有些警告是可以忽略的。圖標(biāo)的含義如下：

●“對(duì)號(hào)”表示該操作步驟成功完成。

●“嘆號(hào)”表示該操作步驟雖完成，但有警告信息。

●“叉號(hào)”表示該操作步驟因錯(cuò)誤而未完成。

如果編寫的程序有錯(cuò)誤，可查看“errors”窗口里的提示信息，并修改相應(yīng)的錯(cuò)誤代碼，然后保存，再進(jìn)行綜合。

(3)使用ModelSimSE6.2b仿真工具對(duì)電路進(jìn)行前仿真測(cè)試。具體步驟如下：

①在ISEProjectNavigator里選擇菜單“File”→“New”，在出現(xiàn)的“New”對(duì)話框里選擇“TextFile”，點(diǎn)擊“OK”按鈕，此時(shí)在新建的文本對(duì)話框里編寫仿真程序。

②待編寫完仿真程序后，選擇菜單“File”→“SaveAs”，在出現(xiàn)的保存文本對(duì)話框的“文件名”中輸入lab1_tp.v(在此以lab1_tp.v為例)，然后點(diǎn)擊“保存”按鈕。

③在ISEProjectNavigator中，選擇菜單“Project”→“AddSource”，指向上一步驟保存的lab1_tp.v文件夾目錄，選擇lab1_tp.v文件，點(diǎn)擊“打開”按鈕。在彈出的“AddingSourceFiles…”對(duì)話框里，點(diǎn)擊“OK”按鈕，如圖T1.18所示。圖T1.18添加仿真文件④在工程項(xiàng)目的“Sources”窗口里，?確?！癝ourcesfor”的選項(xiàng)為“BehavioralSimulation”，如圖T1.19所示。圖T1.19確認(rèn)選中“BehavioralSimulation”⑤在工程項(xiàng)目的“Sources”窗口里，選中工程的頂層文件lab1_tp.v(注意這很關(guān)鍵，不然仿真的波形出不來(lái))，然后展開工程的資源操作窗口(Processes)里的“ModelSimSimulator”選項(xiàng)，雙擊“SimulateBehavioralModel”，如圖T1.20所示。之后會(huì)出現(xiàn)“ModelSimSE6.2b”仿真環(huán)境初始界面，如圖T1.21所示。圖T1.20雙擊“SimulateBehavioralModel”圖T1.21“ModelSimSE6.2b”仿真環(huán)境初始界面⑥進(jìn)入ModelSimSE后，觀察在“wav-default”窗口中有沒(méi)有出現(xiàn)不想觀看波形的端口，如果有此端口，請(qǐng)?jiān)诖硕丝谏宵c(diǎn)鼠標(biāo)右鍵，選擇“Delete”選項(xiàng)，如圖T1.22所示。圖T1.22“wave–default”窗口刪除此端口后，就將要觀察的寄存器或者wire型變量添加到觀察窗口中，在“Workspace”窗口中選擇“l(fā)ab1_tp”，然后在“Objects”窗口中選擇想要觀看波形的端口，再在此端口上右鍵選擇“AddtoWave”→“SelectedSignals”，如圖T1.23所示。圖T1.23添加觀察變量⑦在工具欄的紅色標(biāo)記編輯框中(見圖T1.24)設(shè)置仿真時(shí)間，時(shí)間自行設(shè)定，建議設(shè)置為500ms。圖T1.24設(shè)置仿真時(shí)間⑧點(diǎn)擊工具欄中紅色標(biāo)記框內(nèi)的按鈕，開始仿真，如圖T1.25所示。圖T1.25開始仿真圖T1.26時(shí)序波形圖T1.27雙擊“AssignPackagePins”②在出現(xiàn)的“ProjectNavigator”對(duì)話框里，點(diǎn)擊“Yes”按鈕，如圖T1.28所示。圖T1.28確定配置引腳③在XilinxPACE中瀏覽“DesignObjectList-I/OPins”窗口，在Loc中輸入對(duì)應(yīng)的引腳。圖T1.29為配置好的此實(shí)驗(yàn)的引腳圖表。圖T1.29參考“l(fā)ab1_ucf.txt”文件配置引腳④在XilinxPACE窗口中，選擇“File”→“Save”。在出現(xiàn)的“BusDelimiter”對(duì)話框里，選擇默認(rèn)的“XSTDefault”形式，點(diǎn)擊“OK”按鈕，如圖T1.30所示。圖T1.30“BusDelimiter”對(duì)話框⑤關(guān)閉XilinxPACE窗口。在工程項(xiàng)目的資源操作窗口(Processes)里雙擊“ImplementDesign”，進(jìn)行布局布線并生成jed下載文件，如圖T1.31所示。

注意：布局布線完成后，如有錯(cuò)誤出現(xiàn)，請(qǐng)查看芯片類型和引腳配置是否正確。圖T1.31進(jìn)行布局布線

(5)接通板卡電源和JATG下載線，并下載jed程序到板卡上進(jìn)行測(cè)試。

具體步驟如下：

①用JTAG-USB下載線將PC機(jī)與EZBoard板卡的JTAG接口連接起來(lái)，具體連線如圖T1.32所示。圖T1.32JTAG下載線與EZBoard板卡JTAG接口連接圖說(shuō)明：如果采用并口的JTAG下載線，則連線方式也如圖T1.32所示。

②展開“GenerateProgrammingFile”，雙擊“ConfigureDevice(iMPACT)”，如圖T1.33所示。在出現(xiàn)“iMPACT–WelcometoiMPACT”對(duì)話框后，單擊“Finish”按鈕，如圖T1.34所示