西南交大數(shù)字電子技術(shù)第5章

西南交通大學(xué)微電子研究所InstituteofMicroelectronicsSWJTUeCCC第5章存儲器及可編程邏輯器件數(shù)字電子技術(shù)基礎(chǔ)5.1半導(dǎo)體存儲器存儲器的基本概念：字：按照一定位數(shù)進行編組得到的二進制數(shù)據(jù)字長：一個字所包含的位數(shù)字?jǐn)?shù)：字的數(shù)量存儲容量：字長×字?jǐn)?shù)存儲地址：用一組二進制數(shù)組成的數(shù)據(jù)描述存儲信息的位置存儲容量的單位：1G=230=1024M，1M=220=1024K，1K=210=1024公制單位：1G=109=1000M，1M=106=1000K，1k=103=1000常用的存儲容量描述方式：N×2n例如：210×8=8K，我們可以判斷其字長為8，地址碼的位數(shù)為10半導(dǎo)體存儲器的分類存儲器RAM(Random-AccessMemory)ROM(Read-OnlyMemory)RAM(隨機存取存儲器):RAM中存儲的數(shù)據(jù)在斷電以后將全部丟失，即數(shù)據(jù)易失性。ROM(只讀存儲器)：ROM的數(shù)據(jù)一旦寫入，則可以長久保存。固定ROM可編程ROMPROMEPROME2PROMSRAM(StaticRAM)：靜態(tài)RAMDRAM(DynamicRAM)：動態(tài)RAMFlashMemory5.1.1只讀存儲器只讀存儲器通常由三部分所組成：地址譯碼器、存儲矩陣和輸出控制電路。通常由三態(tài)緩沖器組成通常由二極管或三極管組成譯碼器由二極管構(gòu)成的22×4的ROM的電路結(jié)構(gòu)地址存儲內(nèi)容A1A0D3D2D1D0000111011011100110111101

字線與位線的交點都是一個存儲單元。交點處有二極管相當(dāng)存1，無二極管相當(dāng)存0當(dāng)OE=1時輸出為高阻狀態(tài)OTP的內(nèi)部結(jié)構(gòu)及工作原理將與二極管連接的熔絲通過增加電流的方式熔斷稱為熔絲，將本沒有與二極管連接的熔絲通過同樣的方式熔合在一起稱為反熔絲。盡管后來的可編程ROM的工作原理發(fā)生了變化，但熔絲圖文件和“燒”的用語沿用至今。ROM的應(yīng)用碼制變換－－把欲變換的編碼作為地址，把最終的目的編碼作為相應(yīng)存儲單元中的內(nèi)容即可。（1）用于存儲固定的專用程序（2）利用ROM可實現(xiàn)查表或碼制變換等功能查表功能－－查某個角度的三角函數(shù)。把變量值（角度）作為地址碼，其對應(yīng)的函數(shù)值作為存放在該地址內(nèi)的數(shù)據(jù)，這稱為“造表”。使用時，根據(jù)輸入的地址(角度)，就可在輸出端得到所需的函數(shù)值，這就稱為“查表”。ROM應(yīng)用舉例-實現(xiàn)組合邏輯函數(shù)例：試用ROM實現(xiàn)下列函數(shù)：解:求出上述函數(shù)的真值表：11101000Y210010000Y111111110110111001011101010011000ABCD100111010110000101000100010011000010000001010000Y2Y1ABCD要用容量為162bit的ROM來實現(xiàn),將表中Y1和Y2的值存入ROM即可.ROM應(yīng)用舉例-實現(xiàn)代碼轉(zhuǎn)換例1.用ROM實現(xiàn)十進制數(shù)碼(輸入為8421BCD)顯示，采用共陰極七段數(shù)碼管。ROM的功能就是將8421BCD碼轉(zhuǎn)換為共陰極七段數(shù)碼管的段碼所需存儲容量為24×7bitcROM中應(yīng)寫入的內(nèi)容A3A2A1A0D1D2D3D4D5D6D700000000001000110011110010001001000110000110010010011000101010010001100100000011100011111000000000010000001100101011111111011111111111001111111110111111111110111111111111111111對于不是8421BCD碼的情況，上表中的處理方法是將所有的存儲內(nèi)容寫為1，也可以根據(jù)需要進行其它方式的處理。例2.將兩位十進制數(shù)(8421BCD)轉(zhuǎn)換為二進制數(shù)兩位十進制數(shù)ROM二進制數(shù)8bit7bit所需ROM容量為28×7bit00001111××××000010100001001000010010001010110001110011001……000101100010001……000000100000001000000000000000存儲內(nèi)容地址00010000…解：根據(jù)題意，兩位十進制數(shù)用8421BCD碼描述需要8位，而其所能描述的最大二進制數(shù)為99，其對應(yīng)的二進制數(shù)為1100011，只需要7位二進制數(shù)就可以描述，因此所需ROM的存儲容量為28×7。對于地址組合中不是有效兩位8421BCD碼的，可以當(dāng)成無關(guān)項進行處理。5.1.2隨機存取存儲器SRAM的結(jié)構(gòu)框圖控制端與ROM的不同之處與ROM不同SRAM的工作模式靜態(tài)RAM的存儲單元雙穩(wěn)態(tài)存儲單元電路列存儲單元公用的門控制管，與讀寫控制電路相接Yi＝1時導(dǎo)通本單元門控制管:控制觸發(fā)器與位線的接通。Xi=1時導(dǎo)通來自列地址譯碼器的輸出來自行地址譯碼器的輸出靜態(tài)RAM存儲單元的工作原理T5、T6導(dǎo)通T7、T8均導(dǎo)通Xi=1Yj=1觸發(fā)器的輸出與數(shù)據(jù)線接通，該單元通過數(shù)據(jù)線讀取數(shù)據(jù)。觸發(fā)器與位線接通動態(tài)RAM存儲單元的內(nèi)部結(jié)構(gòu)及工作原理

T

存儲單元寫操作:X=1=0T導(dǎo)通，電容器C與位線B連通輸入緩沖器被選通，數(shù)據(jù)DI經(jīng)緩沖器和位線寫入存儲單元如果DI為1，則向電容器充電，C存1;反之電容器放電,C存0。

-

刷新R行選線X讀/寫輸出緩沖器/靈敏放大器刷新緩沖器輸入緩沖器位線B讀操作:X=1=1T導(dǎo)通，電容器C與位線B連通輸出緩沖器/靈敏放大器被選通，C中存儲的數(shù)據(jù)通過位線和緩沖器輸出

T

/

刷新R行選線X輸出緩沖器/靈敏放大器刷新緩沖器輸入緩沖器位線B每次讀出后，必須及時對讀出單元刷新，即此時刷新控制R也為高電平，則讀出的數(shù)據(jù)又經(jīng)刷新緩沖器和位線對電容器C進行刷新。存儲器容量的擴展容量擴展分為兩種形式：位數(shù)（或者字長）擴展和字?jǐn)?shù)擴展位數(shù)擴展地址擴展（字?jǐn)?shù)擴展）字?jǐn)?shù)的擴展可以利用外加譯碼器控制存儲器芯片的片選輸入端來實現(xiàn)。地址擴展（字?jǐn)?shù)擴展）5.2可編程邏輯器件可編程邏輯器件（PLD）低密度可編程邏輯器件高密度可編程邏輯器件PROMPALPLAGALCPLDFGPA5.2.1PLD電路的描述方式(1)連接的方式5.2.1PLD電路的描述方式(2)基本門電路的表示方式F1=A?B?C與門或門ABCDF1

AB

C

F1

AB

CF2

DF2=A+B+C+D5.2.1PLD電路的描述方式三態(tài)輸出緩沖器輸出恒等于0的與門輸出為1的與門輸入緩沖器5.2.2簡單可編程器件內(nèi)部結(jié)構(gòu)與陣列和或陣列:生成“與或”形式的邏輯函數(shù)。輸入電路輸入電路中為了適應(yīng)各種輸入情況，每一個輸入信號都配有一緩沖電路，使其具有足夠的驅(qū)動能力，同時提供輸入信號的原變量和反變量形式。輸出電路輸出電路有多種輸出方式，可以由或陣列直接輸出，構(gòu)成組合方式輸出，也可以通過寄存器輸出，構(gòu)成時序方式輸出。輸出可以是低電平有效，也可以是高電平有效；可以直接接外部電路，也可以反饋到輸入與陣列。幾種PLD可編程部位的比較與陣列或陣列PROM固定可編程PLA可編程可編程PAL可編程固定GAL可編程固定/可編程組合邏輯電路的PLD實現(xiàn)例1:寫出下面電路輸出F2,F1,F0的函數(shù)表達式。與陣列或陣列(該PLD的與陣列與或陣列都是可編程的)組合邏輯電路的PLD實現(xiàn)例2：用右圖中PLD實現(xiàn)下列邏輯函數(shù)：實現(xiàn)電路如右圖所示：簡化后的GAL原理圖5.2.2復(fù)雜可編程邏輯器件和現(xiàn)場可編程門陣列1、CPLDCPLD的結(jié)構(gòu)如下圖所示，實現(xiàn)功能的核心是邏輯快可編程內(nèi)部連線可編程內(nèi)部連線的作用是實現(xiàn)邏輯塊與邏輯塊之間、邏輯塊與I/O塊之間以及全局信號到邏輯塊和I/O塊之間的連接。

連線區(qū)的可編程連接一般由E2CMOS管實現(xiàn)?？删幊踢B接原理圖

內(nèi)部連線

宏單元或I/O連線

E2CMOS管

T

當(dāng)E2CMOS管被編程為導(dǎo)通時，縱線和橫線連通；未被編程為截止時，兩線則不通。2、FPGACPLD用可編程“與-或”陣列實現(xiàn)邏輯函數(shù)。編程基于E2PROM或快閃存儲器。FPGA是用查找表(LUT)實現(xiàn)邏輯函數(shù)。復(fù)雜函數(shù)使用眾多的LUT和觸發(fā)器實現(xiàn)。編程基于SRAM。FPGA結(jié)構(gòu)FPGA包括：可編程邏輯塊、可編程互聯(lián)開關(guān)、可編程I/O模塊。邏輯塊互連開關(guān)I/O5.3VerilogHDL語言簡介硬件描述語言（HardwareDescriptionLanguage,HDL）是一種利用文本的形式描述數(shù)字電路系統(tǒng)的方法；HDL可以用來描述組合邏輯電路和時序邏輯電路；描述方式主要分為三種：結(jié)構(gòu)級描述、數(shù)據(jù)流型描述和行為級描述5.3.1組合邏輯電路的實例三種描述方式的區(qū)別：行為級只對行為和功能進行描述，可以不需要得到邏輯函數(shù)，不涉及實現(xiàn)的電路，EDA軟件的綜合工具可以將其轉(zhuǎn)變?yōu)榈讓拥木W(wǎng)表格式；數(shù)據(jù)流型主要通過連續(xù)賦值語句對邏輯函數(shù)或邏輯關(guān)系進行描述；結(jié)構(gòu)級則需要調(diào)用Verilog語言內(nèi)置的基元或者用戶定義的模塊，從結(jié)構(gòu)上對邏輯問題進行描述這三種方式依次從高級到低級，組合邏輯電路可采用任意一種方式進行描述。結(jié)構(gòu)級描述方式舉例例：用VerilogHDL語言描述一位半加器，如果用A，B分別表示兩個1位二進制數(shù)，S和C分別表示相加的和以及向高位的進位。不難得到，此組合邏輯問題的邏輯函數(shù)為HDL描述為moduleHA_1bit(A,B,S,C);inputA,B;outputS,C;wireAnot,Bnot,AandB1,AandB2;notn1(Anot,A),n2(Bnot,B);andn3(AandB1,Anot,B),n4(AandB2,A,Bnot);orn5(S,AandB1,AandB2);andn6(C,A,B);endmodule模塊名輸入輸出端口線網(wǎng)型中間變量定義原語名稱調(diào)用名（可省略）該門的輸入變量和輸出變量（輸出在前）模塊結(jié)尾，不需要分號數(shù)據(jù)流型的描述舉例例：用數(shù)據(jù)流的方式來描述一個4選1的數(shù)據(jù)選擇器，其邏輯函數(shù)表達式可寫成：其中mi為由地址輸入端A1，A0所組成的最小項。代碼如下：modulemux_4to1(D,A,Y);input[3:0]D;input[1:0]A;outputY;assignY=D[0]&(~A[1]&~A[0])|D[1]&(~A[1]&A[0])|D[2]&(A[1]&~A[0])|D[3]&(A[1]&A[0]);endmodule模塊主體，對應(yīng)著上述表達式數(shù)據(jù)流型必須以關(guān)鍵詞assign開頭*只需要得到邏輯函數(shù)表達式；*數(shù)據(jù)流型描述方式的輸出變量必須定義為線網(wǎng)型；常用的運算符運算符分類所含運算符算術(shù)運算符+,-,*,/,%位運算符~,&,|,^,^~or~^縮位運算符(單目）&,~&,|,~|,^,^~or~^邏輯運算符!,&&,||關(guān)系運算符（雙目）<,>,<=,>=相等與全等運算符==,!=,===,!==邏輯移位運算符<<,>>連接運算符{}條件運算符?:行為級描述方式舉例例：用VerillogHDL描述7段共陰級譯碼器，代碼如下：moduledecode4_7(a,EN,Y);input[3:0]a;inputEN;outputreg[6:0]Y;always@(a)beginif(EN==0)Y=7'b0000000;elsecase(a)4'd0:Y=7'b1111110;4'd1:Y=7'b0110000;4'd2:Y=7'b1101101;4'd3:Y=7'b1111011;4'd4:Y=7'b0110011;4'd5:Y=7'b1011011;4'd6:Y=7'b1011111;4'd7:Y=7'b1110000;4'd8:Y=7'b1111111;4'd9:Y=7'b1111011;default:Y=7'bx;endcaseendendmodulealways語句塊里的輸出變量必須定義為寄存器型x代表不確定敏感事件為電平高低多維變量的定義數(shù)的描述方式：<位長度><’進制符號><對應(yīng)的數(shù)字>ifelse語法結(jié)構(gòu)為if（表達式1）語句1；elseif(表達式2)語句2；…else語句3；當(dāng)所對應(yīng)的表達式為真時，則執(zhí)行后面的語句，如果語句為兩句或兩句以上，則需要用begin和end作為開頭和結(jié)尾。5.3.2時序邏輯電路的實例時序邏輯電路需采用行為級的描述方式；always語句里的敏感事件通常為脈沖邊沿，用posedge和negedge分別表示上升沿和下降沿；括號里的敏感事件不能同時為電平敏感和邊沿敏感；賦值語句分為兩種類型：阻塞型和非阻塞型，分別對應(yīng)為=和<=。case語句是一種常用的多分支條件選擇語句，其語法結(jié)構(gòu)為case（表達式）選項值1：語句1；選項值2：語句2；選項值3：語句3；…default：缺省語句；endcase執(zhí)行的過程如下：先計算表達式的值，然后在所有選項值里尋找是否存在與之一致的選項值，如果有，則執(zhí)行后面對應(yīng)的語句，如果沒有，則執(zhí)行缺省語句。缺省語句不是必須的，如果沒有缺省語句，同時又沒有選項值，則case語句不會執(zhí)行。阻塞型和非阻塞型賦值的區(qū)別阻塞性賦值舉例及仿真結(jié)果：moduleblocking(d,a,b,cp);inputd,cp;outputrega,b;al