數(shù)字電子技術(shù)項目教程 課件 項目4 數(shù)字電子鐘的設(shè)計與制作

任務(wù)4.1時序邏輯電路的分析方法

任務(wù)4.2計數(shù)器

任務(wù)4.3寄存器和移位寄存器

任務(wù)4.4簡易數(shù)字電子鐘的設(shè)計、仿真與制作任務(wù)4.1時序邏輯電路的分析方法4.1.1時序邏輯電路的特點時序邏輯電路又稱為時序電路,它主要由存儲電路和組合邏輯電路兩部分組成,如圖41所示。與組合邏輯電路不同,時序邏輯電路的特點是在任何時刻的輸出狀態(tài)不僅取決于當(dāng)時的輸入信號,而且還取決于電路原來的狀態(tài)。為了保存電路的狀態(tài),在時序邏輯電路中具有記憶功能的存儲單元(觸發(fā)器)是必須具備的,而組合邏輯電路在有些時序邏輯電路中則可以沒有。4.1.2同步時序邏輯電路的分析方法時序邏輯電路根據(jù)時鐘脈沖CP控制方式的不同,可分為同步時序邏輯電路和異步時序邏輯電路兩大類。同步時序邏輯電路如圖42所示,各觸發(fā)器的CP端連在一起,使用同一個時鐘信號,各觸發(fā)器的狀態(tài)變化是同時進(jìn)行的;異步時序邏輯電路至少有一個觸發(fā)器的CP端與其他觸發(fā)器的CP端不連在一起,各觸發(fā)器使用不同的時鐘信號,各觸發(fā)器的狀態(tài)變化不同步。同步時序邏輯電路中的存儲單元常用JK觸發(fā)器或D觸發(fā)器。時序邏輯電路的分析是根據(jù)給定的電路,寫出它的方程式、列出狀態(tài)轉(zhuǎn)換表、畫出狀態(tài)轉(zhuǎn)換圖和時序圖,然后分析出電路所實現(xiàn)的邏輯功能。在同步時序邏輯電路中,由于所有觸發(fā)器都由同一個時鐘脈沖信號CP來觸發(fā),它只控制觸發(fā)器的翻轉(zhuǎn)時刻,而對觸發(fā)器翻轉(zhuǎn)到何種狀態(tài)并無影響,所以,在分析同步時序邏輯電路時,可以不考慮時鐘條件。同步時序邏輯電路的一般分析步驟如下。1.寫出方程式根據(jù)邏輯電路圖,寫出時序邏輯電路的輸出方程、各觸發(fā)器的驅(qū)動方程和狀態(tài)方程。(1)輸出方程。時序邏輯電路的輸出邏輯表達(dá)式,它通常為現(xiàn)態(tài)和輸入信號的函數(shù)。(2)驅(qū)動方程。各觸發(fā)器輸入端的邏輯表達(dá)式。如JK觸發(fā)器J和K端的邏輯表達(dá)式,D觸發(fā)器D端的邏輯表達(dá)式等。(3)狀態(tài)方程。將驅(qū)動方程代入相應(yīng)觸發(fā)器的特性方程中,便得到該觸發(fā)器的狀態(tài)方程。時序邏輯電路的狀態(tài)方程由各觸發(fā)器次態(tài)的邏輯表達(dá)式組成。2.列出狀態(tài)轉(zhuǎn)換表將電路現(xiàn)態(tài)(Qn)的各種取值代入狀態(tài)方程和輸出方程中進(jìn)行計算,求出相應(yīng)的次態(tài)(Qn+1)和輸出,從而列出狀態(tài)轉(zhuǎn)換表。若現(xiàn)態(tài)的起始值已給定,則從給定值開始計算;若沒有給定,則可設(shè)定一個現(xiàn)態(tài)起始值依次進(jìn)行計算。時序邏輯電路的輸出由電路中觸發(fā)器的現(xiàn)態(tài)來決定。3.說明電路的邏輯功能根據(jù)狀態(tài)轉(zhuǎn)換表說明電路的邏輯功能。4.畫出狀態(tài)轉(zhuǎn)換圖和時序圖狀態(tài)轉(zhuǎn)換圖是指電路由現(xiàn)態(tài)轉(zhuǎn)換到次態(tài)的示意圖。電路的時序圖是在時鐘脈沖CP作用下,各觸發(fā)器狀態(tài)變化的波形圖,通常是根據(jù)時鐘脈沖CP和狀態(tài)轉(zhuǎn)換表繪制的。任務(wù)4.2計

數(shù)

器計數(shù)器是數(shù)字系統(tǒng)中應(yīng)用最廣泛的時序邏輯部件之一,其基本功能是計數(shù),即累計輸入脈沖的個數(shù),此外還具有定時、分頻、信號產(chǎn)生和數(shù)字運算等作用。計數(shù)器累計輸入脈沖的最大數(shù)目稱為計數(shù)器的“?！?用M表示。如M=6計數(shù)器,又稱六進(jìn)制計數(shù)器。所以,計數(shù)器的“?！睂嶋H上為計數(shù)電路的有效狀態(tài)數(shù)。計數(shù)器主要由時鐘脈沖控制的觸發(fā)器組成,種類很多,它的主要分類如下。1.按計數(shù)進(jìn)制分二進(jìn)制計數(shù)器:指按二進(jìn)制數(shù)運算規(guī)律進(jìn)行計數(shù)的電路。十進(jìn)制計數(shù)器:指按十進(jìn)制數(shù)運算規(guī)律進(jìn)行計數(shù)的電路。任意進(jìn)制計數(shù)器:指除二進(jìn)制計數(shù)器和十進(jìn)制計數(shù)器之外的其他進(jìn)制計數(shù)器。如六進(jìn)制計數(shù)器、六十進(jìn)制計數(shù)器等。2.按計數(shù)增減分加法計數(shù)器:指隨著計數(shù)脈沖的輸入作遞增計數(shù)的電路。減法計數(shù)器:指隨著計數(shù)脈沖的輸入作遞減計數(shù)的電路。加/減計數(shù)器:指在加/減控制信號作用下,可遞增計數(shù),也可遞減計數(shù)的電路,又稱可逆計數(shù)器。3.按計數(shù)脈沖的輸入方式分異步計數(shù)器:指計數(shù)脈沖只加到部分觸發(fā)器的時鐘脈沖輸入端上,而其他觸發(fā)器的觸發(fā)信號則由電路內(nèi)部提供,應(yīng)翻轉(zhuǎn)的觸發(fā)器狀態(tài)更新有先有后的計數(shù)器。同步計數(shù)器:指計數(shù)脈沖同時加到所有觸發(fā)器的時鐘信號輸入端,使應(yīng)翻轉(zhuǎn)的觸發(fā)器同時翻轉(zhuǎn)的計數(shù)器。顯然,它的計數(shù)速度要比異步計數(shù)器快得多。4.2.1異步計數(shù)器1.異步二進(jìn)制計數(shù)器1)異步二進(jìn)制加法計數(shù)器圖44(a)所示為由JK觸發(fā)器組成的4位異步二進(jìn)制加法計數(shù)器的邏輯圖,圖中JK觸發(fā)器都接成T'觸發(fā)器,用計數(shù)脈沖CP的下降沿觸發(fā)。它的工作原理如下:計數(shù)前在計數(shù)器的置0端

上加負(fù)脈沖,使各觸發(fā)器都為0狀態(tài),即Q3Q2Q1Q0=0000狀態(tài)。在計數(shù)過程中,為高電平。當(dāng)輸入第1個計數(shù)脈沖CP時,第1位觸發(fā)器FF0由0狀態(tài)翻到1狀態(tài),Q0端輸出正躍變,FF1不翻轉(zhuǎn),保持0狀態(tài)不變。這時,計數(shù)器的狀態(tài)為Q3Q2Q1Q0=0001。當(dāng)輸入第2個計數(shù)脈沖時,FF0由1狀態(tài)翻到0狀態(tài),Q0輸出負(fù)躍變,FF1則由0狀態(tài)翻到1狀態(tài),Q1輸出正躍變,FF2保持0狀態(tài)不變。這時,計數(shù)器的狀態(tài)為Q3Q2Q1Q0=0010。依次類推,當(dāng)連續(xù)輸入計數(shù)脈沖CP時,只要低位觸發(fā)器由1狀態(tài)翻到0狀態(tài),相鄰高位觸發(fā)器的狀態(tài)便改變。計數(shù)器中各觸發(fā)器的狀態(tài)轉(zhuǎn)換順序如表42所示,由該表可看出:當(dāng)輸入第16個計數(shù)脈沖CP時,4個觸發(fā)器都返回到初始的Q3Q2Q1Q0=0000狀態(tài),同時計數(shù)器的Q3輸出一個負(fù)躍變的進(jìn)位信號。從輸入第17個計數(shù)脈沖CP開始,計數(shù)器又開始了新的計數(shù)循環(huán)?？梢?圖44(a)所示電路為十六進(jìn)制計數(shù)器。圖44(b)所示為4位二進(jìn)制加法計數(shù)器的時序圖(或稱工作波形或時序波形),由該圖可看出:FF0觸發(fā)器的輸出Q0頻率為輸入時鐘CP頻率的1/2,FF1觸發(fā)器的輸出Q1頻率是時鐘CP頻率的1/4,FF2觸發(fā)器的輸出Q2頻率是時鐘CP頻率的1/8,FF3觸發(fā)器的輸出Q3頻率是時鐘CP頻率的1/16,即輸入的計數(shù)脈沖每經(jīng)一級觸發(fā)器,其周期增加一倍,頻率降低一半。所以,圖44(a)所示計數(shù)器又是一個16分頻器。圖45所示為由D觸發(fā)器組成的4位異步二進(jìn)制加法計數(shù)器的邏輯圖。由于D觸發(fā)器用輸入脈沖的上升沿觸發(fā),因此,每個觸發(fā)器的進(jìn)位信號由

端輸出。其工作原理請讀者自行分析。2)異步二進(jìn)制減法計數(shù)器將圖44(a)所示的邏輯電路圖中各觸發(fā)器的輸出由Q端改為

端和相鄰高位觸發(fā)器的CP端相連后,則構(gòu)成了異步二進(jìn)制減法計數(shù)器,電路如圖46所示。其狀態(tài)轉(zhuǎn)換表如表43所示。2.異步十進(jìn)制加法計數(shù)器由于觸發(fā)器的異步置0信號優(yōu)先于其他所有輸入信號,因此,利用這一特點可通過反饋控制電路將4位異步二進(jìn)制加法計數(shù)器改造成異步十進(jìn)制加法計數(shù)器,電路如圖47所示。在輸入計數(shù)脈沖CP作用下,計數(shù)器從Q3Q2Q1Q0=0000狀態(tài)(十進(jìn)制數(shù)0)開始按照異步二進(jìn)制加法規(guī)律進(jìn)行計數(shù),從0000計到1001。當(dāng)輸入第10個計數(shù)脈沖CP時,計數(shù)器的狀態(tài)為Q3Q2Q1Q0=1010,這時,Q3和Q1都為高電平1,與非門輸入全1,輸出低電平0,即RD=0,使計數(shù)器立即置0回到初始的Q3Q2Q1Q0=0000狀態(tài),從而實現(xiàn)了十進(jìn)制加法計數(shù)。此后,與非門輸出高電平1,計數(shù)器又可開始新一輪計數(shù)。4.2.2同步計數(shù)器1.同步二進(jìn)制計數(shù)器1)同步二進(jìn)制加法計數(shù)器同步二進(jìn)制加法計數(shù)器與異步二進(jìn)制加法計數(shù)器比較,兩者的狀態(tài)表和工作波形一樣,但電路結(jié)構(gòu)不同:異步二進(jìn)制加法計數(shù)器的電路組成是將觸發(fā)器接成計數(shù)觸發(fā)器,最低位觸發(fā)器用計數(shù)脈沖CP觸發(fā),其他觸發(fā)器用相鄰低位輸出的下降沿(或上升沿)觸發(fā)。而同步二進(jìn)制加法計數(shù)器的電路組成是將觸發(fā)器接成T觸發(fā)器,各觸發(fā)器都用計數(shù)脈沖CP觸發(fā),最低位觸發(fā)器的T輸入為1,高位觸發(fā)器的T輸入為其低位各觸發(fā)器輸出信號相與,只有低位各觸發(fā)器輸出都為1時,高位觸發(fā)器的狀態(tài)在CP脈沖作用下才會翻轉(zhuǎn)。圖48所示為由JK觸發(fā)器組成的4位同步二進(jìn)制加法計數(shù)器,用下降沿觸發(fā)。下面分析它的工作原理。由圖48可得輸出方程:驅(qū)動方程:由式(45)可知:最低位觸發(fā)器FF0為T'觸發(fā)器,每輸入一個計數(shù)脈沖CP,輸出Q0狀態(tài)變化一次。FF1為T觸發(fā)器,在Q0=0時,即T=0,保持原狀態(tài)不變;在Q0=1時,即T=1,在下一個計數(shù)脈沖CP下降沿作用下,FF1狀態(tài)翻轉(zhuǎn)。同樣,FF2和FF3也為T觸發(fā)器。同理,FF2的輸出Q2在Q0和Q1都為1狀態(tài)后的下一個計數(shù)脈沖CP下降沿作用下狀態(tài)翻轉(zhuǎn);FF3的輸出Q3在Q2、Q1和Q0都為1狀態(tài)后的下一個計數(shù)脈沖CP下降沿作用下狀態(tài)翻轉(zhuǎn)?？梢?圖48所示電路狀態(tài)改變符合表42所示二進(jìn)制加法規(guī)律,因此,為4位同步二進(jìn)制加法計數(shù)器。圖48所示計數(shù)器當(dāng)輸入第15個計數(shù)脈沖CP時,Q3Q2Q1Q0=1111,進(jìn)位輸出CO=Q3Q2Q1Q0=1;當(dāng)輸入第16個計數(shù)脈沖CP時,計數(shù)器返回初始的0000狀態(tài),同時,CO由1變?yōu)?,輸出一個負(fù)躍變的進(jìn)位信號,使相鄰高位計數(shù)器加1,從而實現(xiàn)了逢16進(jìn)1的計數(shù)。2)同步二進(jìn)制減法計數(shù)器將圖48所示的二進(jìn)制加法計數(shù)器的輸出由Q端改為

端,便構(gòu)成同步二進(jìn)制減法計數(shù)器。2.同步十進(jìn)制計數(shù)器同步十進(jìn)制加法計數(shù)器是在4位同步二進(jìn)制加法計數(shù)器的基礎(chǔ)上經(jīng)過適當(dāng)修改獲得的。它跳過了1010~1111六個狀態(tài),利用了自然二進(jìn)制數(shù)的前十個狀態(tài)0000~1001實現(xiàn)了8421BCD碼十進(jìn)制加法計數(shù)。其邏輯圖如圖49所示。由圖49可得輸出方程:驅(qū)動方程:狀態(tài)方程:計數(shù)器在計數(shù)前,通過異步清零端對各觸發(fā)器進(jìn)行清零,使各觸發(fā)器的輸出狀態(tài)為Q3Q2Q1Q0=0000;隨著計數(shù)脈沖的輸入,計數(shù)器在CP下降沿作用下,狀態(tài)發(fā)生周期性變化,進(jìn)行計數(shù)。根據(jù)狀態(tài)方程、輸出方程可得圖49電路的狀態(tài)轉(zhuǎn)換表如表44所示,由狀態(tài)表得狀態(tài)轉(zhuǎn)換圖如圖410所示。由狀態(tài)轉(zhuǎn)換表可看出,圖49所示電路在輸入第10個計數(shù)脈沖后返回到初始狀態(tài)0000,同時進(jìn)位輸出端CO向高位輸出一個負(fù)躍變的進(jìn)位信號,從而實現(xiàn)了十進(jìn)制計數(shù)。4.2.3集成計數(shù)器及其應(yīng)用用觸發(fā)器構(gòu)成的計數(shù)器在數(shù)字系統(tǒng)中應(yīng)用極其廣泛,因此制造商生產(chǎn)了各種不同功能的通用集成器件,設(shè)計人員可以根據(jù)廠商提供的器件功能表,了解器件的功能特性,輸入、輸出之間的關(guān)系及應(yīng)用方法,從而選擇合適的器件組成系統(tǒng)。下面介紹幾種常用集成計數(shù)器芯片。2.集成同步十進(jìn)制計數(shù)器74LS160和74LS16274LS160是同步8421BCD加法計數(shù)器,其邏輯符號和功能表分別如圖414和表46所示。3.利用集成計數(shù)器實現(xiàn)任意進(jìn)制計數(shù)器中規(guī)模集成計數(shù)器的功能完善、使用方便靈活,模為M的集成計數(shù)器可以被用來實現(xiàn)模為任意進(jìn)制(N進(jìn)制)的計數(shù)器電路。利用集成計數(shù)器的清零功能(控制端)或預(yù)置數(shù)功能(控制端)可以減小計數(shù)器的模,而多片集成計數(shù)器相連又可以擴(kuò)展計數(shù)器的模。1)利用反饋法實現(xiàn)N進(jìn)制(N<M)計數(shù)器利用反饋法可減小原有計數(shù)長度。這種方法的原理是,當(dāng)計數(shù)器計數(shù)到某一數(shù)值時,將電路產(chǎn)生的置位脈沖或復(fù)位脈沖,加到計數(shù)器預(yù)置數(shù)控制端或各個觸發(fā)器清零控制端,使計數(shù)器恢復(fù)到起始狀態(tài),從而達(dá)到改變計數(shù)器模的目的。此方法又分為預(yù)置數(shù)法和清零法。(1)預(yù)置數(shù)法。利用計數(shù)器的置數(shù)控制端在計數(shù)器計數(shù)到某一狀態(tài)后產(chǎn)生一個置數(shù)信號,使計數(shù)的狀態(tài)回到起始狀態(tài)。利用同步置數(shù)功能實現(xiàn)N進(jìn)制計數(shù)器時,計數(shù)器的并行數(shù)據(jù)輸入端D0~D3必須接入計數(shù)起始數(shù)據(jù),并置入計數(shù)器。由于同步置數(shù)控制端獲得置數(shù)信號后,D0~D3輸入的數(shù)據(jù)并不能立即置入計數(shù)器,還需再輸入一個計數(shù)脈沖CP才能置入計數(shù)器。因此,利用同步置數(shù)功能構(gòu)成N進(jìn)制計數(shù)器的方法是:在輸入第N-1個計數(shù)脈沖CP后,將計數(shù)器輸出Q3Q2Q1Q0中的高電平1通過反饋控制電路產(chǎn)生的置數(shù)信號加到同步置數(shù)控制端

上,這樣,在輸入第N個計數(shù)脈沖CP后,D0~D3輸入的數(shù)據(jù)被置入計數(shù)器,使電路返回到初始的預(yù)置狀態(tài),從而實現(xiàn)了N進(jìn)制計數(shù)。而異步置數(shù)控制端獲得置數(shù)信號時,并行輸入的數(shù)據(jù)便立即被置入計數(shù)器相應(yīng)的觸發(fā)器中,因此利用異步置數(shù)控制端構(gòu)成N進(jìn)制計數(shù)器,只要在輸入第N個計數(shù)脈沖后,產(chǎn)生一個置數(shù)信號加到置數(shù)控制端,使計數(shù)器返回初始狀態(tài)。利用同步置數(shù)功能實現(xiàn)N進(jìn)制計數(shù)器的方法如下(適用于從0開始計數(shù)):①

寫出N進(jìn)制計數(shù)器狀態(tài)SN-1的二進(jìn)制代碼。②

寫出反饋置數(shù)函數(shù),即根據(jù)SN-1寫出同步置數(shù)控制端的邏輯表達(dá)式。③

畫連線圖。主要根據(jù)反饋置數(shù)函數(shù)畫連線圖。4.2.4仿真實驗:任意進(jìn)制計數(shù)器的設(shè)計(1)利用集成計數(shù)器74LS160設(shè)計一個五進(jìn)制計數(shù)器,分別采用清零法和預(yù)置數(shù)法實現(xiàn),先通過Multisim軟件進(jìn)行仿真,驗證其正確性,然后在圖425中畫出連線圖。(2)試用74LS163構(gòu)成十三進(jìn)制計數(shù)器,分別采用清零法和預(yù)置數(shù)法實現(xiàn),先通過Multisim軟件進(jìn)行仿真,驗證其正確性,然后在圖426中畫出連線圖。(3)利用74LS161設(shè)計一個計數(shù)器,狀態(tài)轉(zhuǎn)換圖如圖427(a)所示,請問:①

它是幾進(jìn)制計數(shù)器?②

可用清零法和預(yù)置數(shù)法哪一種方法實現(xiàn)?③

請在圖427(b)中畫出電路連線圖,并通過Multisim軟件進(jìn)行仿真。任務(wù)4.3寄存器和移位寄存器寄存器是存放數(shù)碼、運算結(jié)果或指令的電路,移位寄存器不但可以存放數(shù)碼,而且在移位脈沖作用下,寄存器中的數(shù)碼可根據(jù)需要向左或向右移位。寄存器和移位寄存器是數(shù)字系統(tǒng)和計算機中常用的基本邏輯部件,應(yīng)用很廣。寄存器和移位寄存器是由具有存儲功能的觸發(fā)器組合起來構(gòu)成的,一個觸發(fā)器可以存儲1位二進(jìn)制代碼,存放n位二進(jìn)制代碼需用n個觸發(fā)器來構(gòu)成。寄存器和移位寄存器存放數(shù)碼的方式有并行和串行兩種。并行方式就是數(shù)碼各位從各對應(yīng)位同時輸入到寄存器中;串行方式就是數(shù)碼從一個輸入端逐位輸入到寄存器中。從寄存器和移位寄存器中取出數(shù)碼的方式也有并行和串行兩種。在并行方式中,數(shù)碼各位在對應(yīng)于各位的輸出端上同時出現(xiàn)被取出;而在串行方式中,數(shù)碼在一個輸出端逐位出現(xiàn)被取出。4.3.1寄存器用以存放二進(jìn)制代碼的電路稱作寄存器。在接收指令(在計算機中稱為寫指令)控制下,將數(shù)據(jù)送入寄存器存放;需要時可在輸出指令(讀出指令)控制下,將數(shù)據(jù)由寄存器輸出。它的輸入與輸出均采用并行方式。當(dāng)新數(shù)據(jù)被接收脈沖存入寄存器時,原存的舊數(shù)據(jù)便被自動刷新。(3)保持:當(dāng)=1,且CP不為上升沿時,各觸發(fā)器保持原狀態(tài)不變。上述寄存器在輸入數(shù)碼時各位數(shù)碼同時進(jìn)入寄存器,取出時各位數(shù)碼同時出現(xiàn)在輸出端,因此這種寄存器為并行輸入并行輸出寄存器。4.3.2移位寄存器移位寄存器不僅能存儲數(shù)據(jù),還具有移位的功能。所謂移位,就是寄存器中所存的數(shù)據(jù)能在移位脈沖作用下依次左移或右移。因此,移位寄存器采用串行輸入數(shù)據(jù),可用于存儲數(shù)據(jù)、數(shù)據(jù)的串入

并出轉(zhuǎn)換、數(shù)據(jù)的運用及處理等。根據(jù)數(shù)據(jù)在寄存器中移動情況的不同,可把移位寄存器分為單向移位(左移、右移)寄存器和雙向移位寄存器,下面分別介紹。所以第1個數(shù)碼1存入FF0,寄存器的狀態(tài)為Q0Q1Q2Q3=1000。輸入第2個移位脈沖CP時,4個觸發(fā)器又輸出跟隨輸入,第2個數(shù)碼0存入FF0,Q0=0,FF0中原來的數(shù)碼存入FF1,Q1=1,寄存器的狀態(tài)為Q0Q1Q2Q3=0100,數(shù)碼向右移了一位。依此類推,這樣,在4個移位脈沖CP作用下,輸入的4位串行數(shù)碼1011全部存入移位寄存器中,移位情況如表47所示。移位寄存器中的數(shù)碼Q0Q1Q2Q3可以并行輸出,實現(xiàn)了數(shù)據(jù)的串行輸入

并行輸出傳送。如果再輸入4個移位脈沖,則輸入數(shù)據(jù)“1011”逐位從Q3端輸出,實現(xiàn)數(shù)據(jù)的串行輸入串行輸出傳送。由于數(shù)據(jù)依次從低位移向高位,即從左向右移動,所以為右移寄存器。(3)保持:當(dāng)RD=1,且CP不為上升沿時,各觸發(fā)器保持原狀態(tài)不變,即實現(xiàn)數(shù)據(jù)的記憶存儲功能。由D觸發(fā)器構(gòu)成的4位左移移位寄存器電路如圖430所示。其工作原理和右移移位寄存器相同,具體工作過程請讀者自行分析。2.雙向移位寄存器由前面討論的單向移位寄存器的工作原理可知,右移移位寄存器和左移移位寄存器的電路結(jié)構(gòu)是基本相同的,若適當(dāng)加入一些控制電路和控制信號,就可將右移移位寄存器和左移移位寄存器結(jié)合在一起,構(gòu)成雙向移位寄存器。圖433所示為集成4位雙向移位寄存器74LS194的引腳圖和邏輯圖。圖中,為異步清零端,低電平有效;D0~D3為并行數(shù)碼輸入端;DSR為右移串行數(shù)碼輸入端;DSL為左移串行數(shù)碼輸入端;M0和M1為工作方式控制端;Q0~Q3為并行數(shù)碼輸出端;CP為移位脈沖輸入端,上升沿有效。74LS194的邏輯功能如表48所示。4.3.3移位寄存器的應(yīng)用1.構(gòu)成環(huán)形計數(shù)器圖434(a)所示為由雙向移位寄存器CT74LS194構(gòu)成的4位環(huán)形計數(shù)器。當(dāng)取M1M0=10、D0D1D2D3=0001,并使電路處于Q0Q1Q2Q3=D0D1D2D3=0001,同時將Q0和左移串行數(shù)碼輸入端DSL相連時,隨著移位脈沖CP的輸入,電路開始左移操作,由Q3→Q2→Q1→Q0依次輸出脈沖,其狀態(tài)如表49所示。根據(jù)狀態(tài)表畫出其波形如圖434(b)所示,輸出脈沖寬度為CP的一個周期。該環(huán)形計數(shù)器實際上也是一個順序脈沖發(fā)生器。環(huán)形計數(shù)器的優(yōu)點是電路簡單,可直接由各觸發(fā)器的Q端輸出,不需要譯碼器。它的缺點是電路狀態(tài)利用率低,計n個數(shù),需n個觸發(fā)器,很不經(jīng)濟(jì)。2)用74LS194構(gòu)成2N進(jìn)制扭環(huán)計數(shù)器利用移位寄存器組成扭環(huán)計數(shù)器是相當(dāng)普遍的,并有一定的規(guī)律。若將圖435中4位移位寄存器的第4個輸出端Q3通過非門加到DSR端上,便構(gòu)成了2×4=8進(jìn)制扭環(huán)計數(shù)器,即八分頻電路,如圖436所示。同樣設(shè)雙向移位寄存器CT74LS194的初始狀態(tài)為Q0Q1Q2Q3=1000,電路在計數(shù)脈沖CP作用下,其右移狀態(tài)變化情況如表411所示。由該表可看出:電路輸入8個計數(shù)脈沖時,電路返回初始狀態(tài)Q0Q1Q2Q3=1000,所以為八進(jìn)制扭環(huán)計數(shù)器。當(dāng)移位寄存器的第N位輸出通過非門加到DSR端時,構(gòu)成2N進(jìn)制扭環(huán)計數(shù)器,即偶數(shù)分頻電路。若將移位寄存器的第N和N-1位的輸出通過與非門加到DSR

端,則構(gòu)成2N-1進(jìn)制扭環(huán)計數(shù)器,即奇數(shù)分頻電路。在圖435中,Q3為第4位輸出,Q2為第3位輸出,它構(gòu)成2×4-1=7進(jìn)制扭環(huán)計數(shù)器,即七分頻電路。扭環(huán)計數(shù)器的優(yōu)點是每次狀態(tài)變化只有一個觸發(fā)器翻轉(zhuǎn),譯碼器不存在競爭冒險現(xiàn)象,電路比較簡單。它的主要缺點是電路狀態(tài)利用率不高。任務(wù)4.4簡易數(shù)字電子鐘的設(shè)計、仿真與制作1.工作任務(wù)試用脈沖源、計數(shù)器、譯碼器和數(shù)碼管四部分設(shè)計一個數(shù)字顯示電子鐘。2.任務(wù)分析脈沖源發(fā)出精確的1Hz脈沖信號,作為計數(shù)器的計數(shù)脈沖。整個計數(shù)器電路由秒計數(shù)器、分計數(shù)器和時計數(shù)器串接而成。秒計數(shù)器和分計數(shù)器各由一個十進(jìn)制計數(shù)器和一個六進(jìn)制計數(shù)器串接組成,構(gòu)成兩個六十進(jìn)制計數(shù)器。時計數(shù)器是由兩個十進(jìn)制計數(shù)器組成的二十四進(jìn)制計數(shù)器。如果計數(shù)器從午夜的0時、0分、0秒開始計數(shù),那么任何時刻計數(shù)器里的數(shù)就表示該時刻的時間(時、分、秒)。把計數(shù)器各級的狀態(tài)譯碼,并用數(shù)碼管顯示出來,就能直觀地看到現(xiàn)在的時間了。數(shù)字顯示電子鐘的結(jié)構(gòu)框圖如圖437所示。3.任務(wù)實施指導(dǎo)把圖437的框圖具體化,就得到圖438所示的邏輯圖。譯碼器由六

片CD4511組

成,每

一

片

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一

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碼

管。CD4511的

介

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