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MIPS處理器設(shè)計(jì)隊(duì)員:葛胡軍,柏蓉,袁福焱,江焰豐指導(dǎo)老師:鐘將,劉鐸基本結(jié)構(gòu)Datapath,Controller分離哈佛結(jié)構(gòu),軟核預(yù)留指令、數(shù)據(jù)RAM接口MIPS經(jīng)典結(jié)構(gòu)增量實(shí)現(xiàn)五級(jí)流水來(lái)自數(shù)字邏輯課的單一器件器件+連線

單周期單周期+觸發(fā)器

五級(jí)流水流水線冒險(xiǎn)數(shù)據(jù)冒險(xiǎn):數(shù)據(jù)前推

LW:流水線暫停+數(shù)據(jù)前推控制冒險(xiǎn):譯碼階段條件判斷+延遲槽Harzard模塊處理所有冒險(xiǎn)異常處理精確異常:發(fā)生階段標(biāo)記,MEM階段處理標(biāo)記處理:Exception模塊譯碼異常類型仲裁和轉(zhuǎn)AXI接口仲裁:由于只有一個(gè)ram,同時(shí)讀寫時(shí)需要控制讀寫順序AXI接口:Sram->類Sram->AXI寫回CACHE和TLBAXI固定延時(shí),訪存性能低參賽指南中的建議:Cache:功能全面,但實(shí)現(xiàn)偏復(fù)雜緩存:簡(jiǎn)單但有效預(yù)?。汉?jiǎn)單算法就很有效CACHE設(shè)計(jì)I-CACHE直接映射,替換策略簡(jiǎn)單總?cè)萘?KB塊大小1wordCACHE設(shè)計(jì)D-CACHE直接映射,替換策略簡(jiǎn)單總?cè)萘?KB塊大小1word寫回,寫分配D-CACHE寫回狀態(tài)機(jī)TLB設(shè)計(jì)32項(xiàng)頁(yè)大小為4KB的TLB模塊實(shí)現(xiàn)了三條TLB指令,TLBP,TLBR,TLBWICP0中增加了五個(gè)寄存器增加了三種TLB異常通過(guò)了國(guó)科大有關(guān)TLB的十條測(cè)試最終SOC最終我們實(shí)現(xiàn)了一個(gè)帶有TLB,I-CACHE,D-CACHE的AXI接口的CPU內(nèi)核一些關(guān)于未來(lái)的想法性能:CPU內(nèi)部重構(gòu),優(yōu)化通路;優(yōu)化乘除法模塊;增加預(yù)取,分支預(yù)測(cè)。系統(tǒng):增加

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