《電工電子技術(shù)簡(jiǎn)明教程》課件-第10章

項(xiàng)目10集成組合邏輯電路及其應(yīng)用10.1組合邏輯電路10.2集成組合邏輯電路實(shí)訓(xùn)任務(wù)

四裁判表決電路的設(shè)計(jì)與制作練習(xí)題

知識(shí)目標(biāo)

(1)了解組合邏輯電路的概念。

(2)了解集成編碼器、譯碼器的型號(hào)和特點(diǎn)。

(3)掌握組合邏輯電路的分析方法和設(shè)計(jì)方法。

(4)了解七段LED數(shù)碼顯示器件的基本結(jié)構(gòu)和類型。

技能目標(biāo)

(1)會(huì)識(shí)別集成編碼器和集成譯碼器的引腳,并掌握其功能。

(2)會(huì)根據(jù)真值表設(shè)計(jì)一個(gè)四裁判表決電路。

(3)會(huì)使用七段LED數(shù)碼顯示器件進(jìn)行編碼顯示。

10.1組合邏輯電路

10.1.1組合邏輯電路的分析分析邏輯電路的目的,就是找出給定的邏輯電路的輸入、輸出變量之間的邏輯關(guān)系,寫出邏輯表達(dá)式,分析電路所具有的邏輯功能。

組合邏輯電路的分析步驟:

(1)根據(jù)已知的邏輯圖寫出邏輯表達(dá)式。一般從輸入端開(kāi)始,逐級(jí)寫出各個(gè)邏輯門所對(duì)應(yīng)的邏輯表達(dá)式,最后寫出該電路的邏輯表達(dá)式。

(2)對(duì)寫出的邏輯表達(dá)式進(jìn)行化簡(jiǎn)。一般用公式法或卡諾圖法進(jìn)行化簡(jiǎn)。

(3)列出真值表,根據(jù)真值表就可以分析出電路的邏輯功能。

例10－1試分析如圖10－1所示電路的邏輯功能。圖

10－1例10－1電路圖

解(1)分步寫出各個(gè)輸出端的邏輯函數(shù)表達(dá)式:

(2)列出該邏輯函數(shù)的真值表,如表10－1所示。

(3)分析該邏輯電路功能。

從真值表中可以看出,該電路是一個(gè)奇耦校驗(yàn)電路。即當(dāng)輸入奇數(shù)個(gè)1時(shí),整個(gè)電路的輸出為1;當(dāng)輸入偶數(shù)個(gè)1時(shí),整個(gè)電路的輸出為0。

10.1.2組合邏輯電路的設(shè)計(jì)

組合邏輯電路的設(shè)計(jì)就是根據(jù)實(shí)際工程對(duì)邏輯功能的要求設(shè)計(jì)出邏輯電路,要在滿足邏輯功能的基礎(chǔ)上,使設(shè)計(jì)出的電路達(dá)到最簡(jiǎn),最后畫出邏輯電路圖。

設(shè)計(jì)一個(gè)組合邏輯電路,可以按照下列步驟進(jìn)行:

(1)認(rèn)真分析實(shí)際問(wèn)題對(duì)電路邏輯功能的要求,確定變量,進(jìn)行邏輯賦值。

(2)根據(jù)分析得到的邏輯功能列出真值表。需要指出,各變量狀態(tài)的賦值不同,得到的真值表將不同。

(3)根據(jù)真值表寫出相應(yīng)的邏輯函數(shù)表達(dá)式,并用公式法或卡諾圖法進(jìn)行化簡(jiǎn),最后轉(zhuǎn)換成命題所要求的邏輯函數(shù)表達(dá)形式。

(4)根據(jù)最簡(jiǎn)邏輯函數(shù)表達(dá)式,畫出相應(yīng)的邏輯電路圖。

例10－2試用與非門設(shè)計(jì)一個(gè)三人表決電路。當(dāng)表決提案時(shí),多數(shù)人同意,提案才能通過(guò)。

解

(1)分析設(shè)計(jì)要求,確定變量。

將三個(gè)人的表決作為輸入變量,分別用A、B、C來(lái)表示,規(guī)定變量取“1”表示同意,變量取“0”表示不同意。將表決結(jié)果作為輸出變量,用Y來(lái)表示,規(guī)定Y取“1”表示提案通過(guò),Y取“0”表示提案不通過(guò)。

(2)根據(jù)上述邏輯功能列出真值表,如表10－2所示。

(3)根據(jù)真值表,寫出與或表達(dá)式,并轉(zhuǎn)換為與非表達(dá)式:

(4)畫出邏輯電路圖如圖10－2所示。圖10－2三人表決電路的邏輯電路圖

例10－3試用與非門設(shè)計(jì)一個(gè)一位十進(jìn)制數(shù)判別器,當(dāng)輸入的8421BCD碼表示的十進(jìn)制數(shù)≥4時(shí),輸出Y=1;反之,Y=0。

解(1)分析設(shè)計(jì)要求,確定變量。

將8421BCD碼的四位數(shù)作為輸入變量,用A、B、C、D表示,將電路的判別結(jié)果作為輸出變量,用Y來(lái)表示。規(guī)定當(dāng)8421BCD碼所代表的十進(jìn)制數(shù)≥4時(shí),Y=1;反之,Y=

0。并且要考慮到輸入變量有如下約束條件:

∑d(10,11,12,13,14,15)=0

可以利用這些約束條件簡(jiǎn)化電路。

(2)列出真值表如表10－3所示。

(3)根據(jù)真值表,寫出最簡(jiǎn)的與或表達(dá)式,并轉(zhuǎn)換為與非表達(dá)式:

(4)畫出邏輯電路圖,如圖10－3所示。圖10－

3一位十進(jìn)制數(shù)判別器的邏輯電路圖

10.2集成組合邏輯電路

10.2.1編碼器

1.二進(jìn)制編碼器二進(jìn)制編碼器是將2n

個(gè)信號(hào)轉(zhuǎn)換成n位二進(jìn)制代碼的電路。

圖10－4是由與非門和非門組成的三位二進(jìn)制編碼器。圖10－4三位二進(jìn)制編碼器

I0~I7

是8個(gè)需要編碼的輸入信號(hào),Y2

、Y1

、Y0

為輸出的三位二進(jìn)制代碼。由圖10－4可寫出該編碼器的輸出邏輯表達(dá)式:

由編碼器的輸出邏輯表達(dá)式可以得到三位二進(jìn)制編碼器的真值表,如表10－4所示。

2.優(yōu)先編碼器

二進(jìn)制編碼器要求輸入信號(hào)必須是互相排斥的,即同時(shí)只能對(duì)一個(gè)輸入信號(hào)進(jìn)行編碼。而在實(shí)際問(wèn)題中,經(jīng)常會(huì)遇到同時(shí)有多個(gè)輸入信號(hào)的情況。

3.BCD編碼器

BCD編碼器是對(duì)輸入的十進(jìn)制數(shù)0~9進(jìn)行二進(jìn)制編碼。如圖10－5所示,是集成BCD8421碼編碼器74LS147的外引線排列圖和符號(hào)圖。圖10－

5BCD8421優(yōu)先編碼器74LS147

10.2.2譯碼器

譯碼是編碼的逆過(guò)程,也就是將二進(jìn)制代碼翻譯成原來(lái)信號(hào)的過(guò)程,能完成這一任務(wù)的電路稱為譯碼器。

譯碼器可分為二進(jìn)制譯碼器、BCD譯碼器和數(shù)碼顯示譯碼器三種。

1.二進(jìn)制代碼譯碼器

二進(jìn)制譯碼器又稱為變量譯碼器,是用于把二進(jìn)制代碼轉(zhuǎn)換成相應(yīng)輸出信號(hào)的譯碼器。常見(jiàn)的有二輸入四輸出譯碼器(簡(jiǎn)稱2線4線譯碼器)、3線8線譯碼器、4線16線

譯碼器等。

74LS138是集成3線8線二進(jìn)制譯碼器,其邏輯圖如圖10－6所示,左邊的圖是管腳排列圖,右邊的是邏輯符號(hào)圖。圖10－6集成3線8線譯碼器74LS138

2.BCD碼譯碼器

BCD碼譯碼器是能將BCD代碼轉(zhuǎn)換成一位十進(jìn)制數(shù)的電路,常見(jiàn)的有BCD8421碼譯碼器、余3碼譯碼器等。圖10－7是BCD8421碼譯碼器74LS42的外引線圖和符號(hào)圖。圖10－7譯碼器74LS42

3.數(shù)碼顯示譯碼器

在數(shù)字系統(tǒng)中常常需要把處理或測(cè)量的結(jié)果直接用十進(jìn)制數(shù)的形式顯示出來(lái),因此數(shù)字顯示電路是許多電子設(shè)備不可缺少的組成部分。

數(shù)字顯示電路由譯碼器、驅(qū)動(dòng)器和顯示器組成,將輸入代碼直接譯成數(shù)字、文字和符號(hào),并加以顯示。數(shù)字顯示器件常用的有熒光顯示器、輝光顯示器、LED(半導(dǎo)體發(fā)光二極管)顯示器。近十年來(lái),液晶顯示器和等離子顯示器已經(jīng)得到廣泛的使用。

1)LED數(shù)碼顯示器

LED數(shù)碼顯示器是一種七段顯示器,它由七個(gè)發(fā)光二極管封裝而成,如圖10－8(a)所示。七段的不同組合能顯示出10個(gè)阿拉伯?dāng)?shù)字,如圖10－8(b)所示。圖10－8七段LED數(shù)碼顯示器顯示的數(shù)字

LED數(shù)碼顯示器有兩種電路形式,即共陰極接法和共陽(yáng)極接法,如圖10－9所示。采用共陰極的LED數(shù)碼顯示器時(shí),應(yīng)將高電平經(jīng)過(guò)外接的限流電阻接到顯示器各段的陽(yáng)極,才能使顯示器發(fā)光;而采用共陽(yáng)極的LED數(shù)碼顯示器時(shí),則應(yīng)將LED數(shù)碼顯示器的各個(gè)陰極接在低電平,才能使顯示器發(fā)光。圖10－9七段發(fā)光二極管的兩種電路形式

2)集成BCD8421譯碼器

集成譯碼器74LS48能將輸入的BCD8421碼直接譯成七段LED數(shù)碼顯示器所需要的七位輸入代碼,圖10－10所示為74LS48的外引線排列圖和邏輯符號(hào)圖。圖10－10集成七段顯示譯碼器

可以看出,74LS48譯碼器正常工作時(shí),輸入和輸出均是高電平有效。表10－6是集成譯碼器74LS48的真值表。

由真值表可知,74LS48具有的邏輯功能如下:

(1)七段譯碼功能(LT=1,RBI=1)。

(2)消隱功能(BI=0)。

(3)燈測(cè)試功能(LT=0)。

(4)動(dòng)態(tài)滅零功能(LT=1,RBI=1)。

10.2.3存儲(chǔ)器

1.存儲(chǔ)器的兩個(gè)重要指標(biāo)

1)存儲(chǔ)容量

存儲(chǔ)容量是指存儲(chǔ)器所能容納的二進(jìn)制信息量。存儲(chǔ)器的存儲(chǔ)容量等于存儲(chǔ)單元的地址數(shù)N與所存儲(chǔ)的二進(jìn)制信息的位數(shù)M之積。如果存儲(chǔ)器地址的二進(jìn)制數(shù)有n位,則存

儲(chǔ)器地址數(shù)是N=2n。

存儲(chǔ)器的容量越大,存放的數(shù)據(jù)越多,系統(tǒng)的功能就越強(qiáng)。

2)存儲(chǔ)時(shí)間

存儲(chǔ)器的存儲(chǔ)時(shí)間用存儲(chǔ)器存取時(shí)間和存儲(chǔ)周期來(lái)表示,存儲(chǔ)周期越短,存儲(chǔ)器的工作速度就越快。

在計(jì)算機(jī)中通常所說(shuō)的內(nèi)存速度就是指它的存儲(chǔ)器的存取速度。存儲(chǔ)器訪問(wèn)時(shí)間,是指從啟動(dòng)一次存儲(chǔ)器操作到完成該操作所經(jīng)歷的時(shí)間。存儲(chǔ)周期指連續(xù)啟動(dòng)兩次獨(dú)立的存

儲(chǔ)器操作所需間隔的最小時(shí)間。

通常存儲(chǔ)周期略大于存取時(shí)間,其差別與主存器的物理實(shí)現(xiàn)細(xì)節(jié)有關(guān)。

2.半導(dǎo)體存儲(chǔ)器的種類

半導(dǎo)體存儲(chǔ)器的種類很多,按元件的類型來(lái)分,有雙極型和MOS型兩大類;按存取信息的方式來(lái)分,可分為只讀存儲(chǔ)器(ROM)和隨機(jī)存取存儲(chǔ)器(RAM)。

1)只讀存儲(chǔ)器ROM

ROM主要由地址譯碼器、存儲(chǔ)矩陣及輸出緩沖器組成,如圖10－11所示。存儲(chǔ)矩陣是存放信息的主體,它由許多存儲(chǔ)元排列而成,每個(gè)存儲(chǔ)元存放一位二進(jìn)制數(shù)。A0~An-1是地址譯碼器的輸入端,地址譯碼器共有W0~W2n-1個(gè)輸出端。輸出緩沖器是ROM的數(shù)據(jù)讀出電路,通常用三態(tài)門構(gòu)成,它可以實(shí)現(xiàn)對(duì)輸出端的控制,而且還可以提高存儲(chǔ)器的帶負(fù)載能力。圖10－11只讀存儲(chǔ)器ROM的結(jié)構(gòu)

2)可編程只讀存儲(chǔ)器PROM

可編程只讀存儲(chǔ)器PROM是一種通用器件,用戶可以根據(jù)自己的需要,借助一定的編程工具,通過(guò)編程的方法將數(shù)據(jù)寫入芯片。PROM只可以進(jìn)行一次編程,并且經(jīng)過(guò)編程后的芯片仍然是只能讀出,不能寫入。

3)可擦除可編程的只讀存儲(chǔ)器EPROM

EPROM是一種可以將數(shù)據(jù)多次擦除和改寫的存儲(chǔ)器。早些年生產(chǎn)EPROM采用紫外線照射來(lái)擦除芯片中已存的內(nèi)容。在EPROM集成電路封裝的頂部中央有一個(gè)石英窗,平

時(shí)石英窗應(yīng)用黑色膠帶粘貼,以防數(shù)據(jù)丟失。

4)可編程邏輯陣列PLA

可編程邏輯器件PLD是20世紀(jì)80年代發(fā)展起來(lái)的新型器件,是一種由用戶根據(jù)自己的需要來(lái)編程完成邏輯功能的器件。

可編程邏輯陣列PLA最大的優(yōu)點(diǎn)不僅僅是依靠編程就能改變器件的功能,而且其信號(hào)傳輸速度快、頻帶寬,可以實(shí)現(xiàn)視頻信號(hào)的傳輸,這是單片機(jī)所無(wú)法比擬的。

實(shí)訓(xùn)任務(wù)27四裁判表決電路的設(shè)計(jì)與制作

一、四裁判表決電路的設(shè)計(jì)

1.電路設(shè)計(jì)要求

(1)設(shè)在足球比賽中有主裁判一名,副裁判三名,只要有三名裁判同意時(shí)成績(jī)就有效,但主裁判具有最終否決權(quán)。用與非門和或非門實(shí)現(xiàn)上述邏輯功能。

(2)確定四個(gè)變量,分別為甲、乙、丙、丁,其中甲為主裁判,其余為三個(gè)副裁判,裁判同意時(shí)取值為1,裁判不同意時(shí)取值為0,成績(jī)有效取值為1,成績(jī)無(wú)效取值為0。但成績(jī)有效取值為1時(shí),主裁判必須同意才能成立。

2.列真值表

按照上述賦值結(jié)果列出真值表。注意,必須按照四個(gè)變量共有16種取值組合進(jìn)行賦值。

3.寫出邏輯函數(shù)表達(dá)式

根據(jù)真值表寫出相應(yīng)的邏輯函數(shù)表達(dá)式,將成績(jī)有效時(shí)為1的項(xiàng)寫出來(lái),各個(gè)裁判之間的關(guān)系是與關(guān)系,同意取原變量,不同意取反變量。將各個(gè)項(xiàng)相加,即為該題目的邏輯函數(shù)表達(dá)式。

4.將邏輯函數(shù)表達(dá)式化簡(jiǎn)

按照邏輯代數(shù)的公式法將邏輯函數(shù)表達(dá)式化簡(jiǎn),并寫成與非和或非表達(dá)式。

5.畫出邏輯電路圖

用邏輯符號(hào)代替邏輯函數(shù)表達(dá)式,即可畫出邏輯電路圖?；?jiǎn)后的邏輯函數(shù)表達(dá)式和參考邏輯電路圖如圖10－12