數(shù)字邏輯與系統(tǒng)設計 課件 第5章 數(shù)字集成電路

第5章數(shù)字集成電路5.1集成邏輯門5.2數(shù)據(jù)存儲器5.3可編程邏輯器件5.4數(shù)據(jù)轉(zhuǎn)換器

輸入和輸出電路在與外部模擬電路進行交互時，需要采用數(shù)據(jù)轉(zhuǎn)換電路，它主要包括模/數(shù)轉(zhuǎn)換器(ADC)和數(shù)/模轉(zhuǎn)換器(DAC)。

處理與控制電路大都采用集成邏輯門、可編程邏輯器件。處理中需要采用存儲器進行大量數(shù)據(jù)存儲。

常規(guī)的數(shù)字電路系統(tǒng)的組成結構如圖5-1所示。

圖5-1數(shù)字電路系統(tǒng)的組成結構

5.1集成邏輯門

5.1.1TTL集成邏輯門

1.TTL與非門

1)基本原理典型的TTL與非門電路如圖5-2所示，它由輸入級、中間級和輸出級三部分組成。

圖5-2TTL與非門電路

(1)輸入級。

輸入級由多發(fā)射極管T1

和R1

組成，其作用是對輸入變量A、B、C

實現(xiàn)邏輯與。多發(fā)射極管的符號如圖5-3(a)所示，其結構如圖5-3(b)所示，其等效電路如圖5-3(c)所示。

(2)中間級。

中間級由T2

和R2、R3

組成，其作用是生成互補信號分別驅(qū)動輸出級的T3

和T5。

(3)輸出級。

輸出級由T3、T4、T5

和R4、R5

組成，這種電路形式稱為推拉式電路，其不僅輸出阻抗低，帶負載能力強，而且可以提高工作速度。

圖5-3多發(fā)射極管

圖5-4與非門工作電壓與電流的分布

2)特性與參數(shù)

(1)電壓傳輸特性。

①

輸出電平：高電平輸出電壓UoH=3.6V，低電平輸出電壓UoL=0.3V。一般產(chǎn)品規(guī)定UoHmin=2.4V，UoLmax=0.4V時即為合格。

②

開門和關門電平：開門電平UON

是保證輸出電平達到額定低電平時所允許輸入高電平的最低值，典型值UiHmin=2V。關門電平UOFF

是保證輸出電平為額定高電平時允許輸入低電平的最大值，典型值UiLmax=0.8V。

③

閾值電壓：也稱門檻電壓。即電壓傳輸特性上轉(zhuǎn)折區(qū)中點所對應的輸入電壓(UT≈1.3V)，可以將UT

看成與非門導通(輸出低電平)和截止(輸出高電平)的分界線。

④

噪聲容限：低電平噪聲容限是指在保證輸出高電平的前提下，允許疊加在輸入低電平上的最大噪聲電壓(正向干擾)，用UNL

表示：UNL=UOFF-UoLmax。高電平噪聲容限是指在保證輸出低電平的前提下，允許疊加在輸入高電平上的最大噪聲電壓(負向干擾)，用UNH

表示：UNH=UoHmin-UON。

(2)輸入特性。

①

輸入短路電流

IiS：當

Ui=0時的輸入電流稱為輸入短路電流，典型值約為-1.5mA。

②

輸入漏電流IiH：當Ui>UT

時的輸入電流稱為輸入漏電流，約為10μA。

(3)輸入負載特性。

為了保持穩(wěn)定地輸出高電平，必須使Ui≤UOFF，此時求得的輸入電阻稱為關門電阻ROFF。要使與非門穩(wěn)定地工作在截止狀態(tài)，必須選取Ri<ROFF。

為了保證穩(wěn)定地輸出低電平，應該有Ui≥UON，此時求得的輸入電阻稱為開門電阻，用RON

表示。對于典型的TTL與非門，RON=2kΩ，即Ri≥RON

時才能保證與非門可靠導通。

(4)輸出特性。

輸出特性是指輸出電壓隨輸出電流(負載電流)變化的關系。為了保證UoL≤0.35V，應使IL≤25mA。為了保證穩(wěn)定地輸出高電平，要求負載電流IL≤14mA，允許的最小負載電阻RL

約為170Ω。若負載過小，則輸出端通過一個上拉電阻來驅(qū)動負載，由上拉電阻提供部分負載電流。

(5)扇入系數(shù)和扇出系數(shù)。

扇入系數(shù)

Ni

是指門的輸入端數(shù)，它由廠家制造時確定，一般

Ni≤5。

扇出系數(shù)No

是指一個門能驅(qū)動的同類型門的個數(shù)。低電平的扇出系數(shù)為NoL，高電平的扇出系數(shù)為NoH

。NoH

遠大于NoL，通常所說的扇出系數(shù)No

是指NoL，TTL系統(tǒng)的典型值為10。

(6)平均延遲時間。

平均延遲時間tpd

表示輸出信號滯后輸入信號的時間。TTL門的tpd

通常為3ns~40ns。

2.集電極開路門

集電極開路門又稱OC(OpenCollector)門，輸出三極管的集電極開路，使用時需要外接電阻。圖5-5是OC與非門的電路，其符號如圖5-6所示。圖5-5OC與非門電路

圖5-6OC與非門電路符號圖

圖5-7OC與非門連接

3.三態(tài)門

三態(tài)門簡稱TS門。普通TTL門的輸出只有兩種狀態(tài)：邏輯0和邏輯1。這兩種狀態(tài)都是低阻輸出。三態(tài)門還有第三種狀態(tài)，即高阻態(tài)Z，這時輸出端相當于懸空，此時輸出端無電流出入。圖5-8是三態(tài)與非門的電路。

圖5-8三態(tài)與非門電路

通常采用倒三角“?”來表示邏輯門是三態(tài)輸出，EN稱為使能端，有低電平和高電平兩種有效方式，如圖5-9所示。有時“?”可以不標注。圖5-9三態(tài)門邏輯符號

三態(tài)門主要用來實現(xiàn)多個邏輯門在同一個公用通道輪流傳送數(shù)據(jù)，如圖5-10(a)所示，這個公共通道通常稱為總線，各個三態(tài)邏輯門可以在控制信號的控制下與總線連通或脫離。與總線相連的三態(tài)邏輯門在任何時刻只能有一個控制端有效，即只有一個門傳輸數(shù)據(jù)。

三態(tài)門還可以實現(xiàn)雙向傳輸，如圖5-10(b)所示。當EN=0時，G1

導通，G2

輸出高阻態(tài)，數(shù)據(jù)從A

傳輸?shù)紹；當EN=1時，G1

輸出高阻態(tài)，G2

導通，數(shù)據(jù)從B傳輸?shù)紸。

圖5-10三態(tài)門的應用

三態(tài)門輸出波形中的高阻態(tài)通常采用中線來描述，如圖5-11所示，即波形位于高低電平中間，但它不代表電壓關系，高阻態(tài)是沒有電壓輸出的。圖5-11三態(tài)門輸出波形

5.1.2CMOS集成邏輯門

CMOS電路又稱為互補MOS電路。

1.CMOS邏輯門

1)反相器

反相器電路如圖5-12(a)所示，它由兩個增強型MOS場效應管組成，其中T1

為NMOS管，稱為驅(qū)動管，T2

為PMOS管，稱為負載管。NMOS管的柵源開啟電壓UTN

為正值，PMOS管的柵源開啟電壓UTP

為負值。當UGS1>UTN

時，T1導通；當UGS2<UTP時，T2

導通。當

X

為高電平時，T1

導通，T2

截止，F(xiàn)

為低電平；當

X

為低電平時，T1

截止，T2

導通，F(xiàn)

為高電平。

圖5-12CMOS邏輯門

2.CMOS傳輸門

傳輸門由NMOS管和PMOS管并接而成，如圖5-13(a)所示，圖5-13(b)是其邏輯符號。

傳輸門的一個重要用途是作為模擬開關，它可以用來傳輸連續(xù)變化的模擬電壓信號。

模擬開關的基本電路由CMOS傳輸門和一個CMOS反相器組成，如圖5-13(c)所示。

圖5-13CMOS傳輸門

5.1.3集成門電路

1.TTL系列集成電路

TTL系列集成電路主要有54系列和74系列，兩個系列都有相同的子系列，主要是工作溫度和工作電壓范圍有差別。54系列工作溫度和電壓范圍更大，通常用在軍品上，而74系列則用在工業(yè)和民品上。

74S系列又稱為肖特基系列，通過采用肖特基抗飽和三極管和有源泄放網(wǎng)絡來改善電壓傳輸特性，加快轉(zhuǎn)換過程，從而提高開關速度。

74LS系列又稱為低功耗肖特基系列，是延遲

功耗積較小的系列。

74AS系列是為了縮短延遲時間而設計的改進系列，提高了工作速度，但功耗較大。

74ALS系列是為了獲得更小的延遲

功耗積而設計的改進系列，它的延遲

功耗積是TTL電路所有系列中最小的一種。

TTL子系列的主要參數(shù)如表5-1所示。

2.CMOS集成電路系列

目前CMOS集成電路產(chǎn)品有4000系列、74HC/HCT系

列、74AHC/AHCT系列、74VHC/VHCT系列和74LVC/LVCT系列。

4000系列是早期產(chǎn)品，后來發(fā)展為4000B系列，雖然它有較寬的工作電壓范圍，但傳輸延遲長，帶負載能力弱。

表5-2列出了部分CMOS系列的主要參數(shù)。

5.1.4接口驅(qū)動

1.用TTL電路驅(qū)動CMOS電路

1)TTL電路驅(qū)動4000系列和HC系列CMOS電路

一種方案是在TTL電路的輸出端接一個上拉電阻(如3.3kΩ)至電源UCC(+5V)。此時，CMOS電路相當于一個同類TTL電路的負載。

另一種方案是采用一個專用的CMOS電平移動器，它由兩種直流電源UCC

和UDD

供電，電平移動器接收TTL電平(對應于UCC)而輸出CMOS電平(對應于UDD

)。

2)TTL電路驅(qū)動HCT/AHCT系列

因兩類電路兼容，故可以直接相接，不需要外加元件和器件。

2.CMOS電路驅(qū)動TTL電路

當CMOS電路驅(qū)動TTL電路時，由于CMOS驅(qū)動電流較小(特別是輸出低電平時)，所以對TTL電路的驅(qū)動能力很有限，因此采用CMOS驅(qū)動器可以提高驅(qū)動能力。

5.2數(shù)據(jù)存儲器

5.2.1存儲器的工作原理存儲器內(nèi)部由地址譯碼、存儲矩陣、讀寫控制和輸入/輸出控制這四個基本單元構成，如圖5-14所示。

圖5-14存儲器基本結構

存儲矩陣由2n

個存儲單元構成，每個存儲單元可以保存m

位，稱為“字”。

存儲器的地址譯碼器利用n

個輸入端A0~An-1

來選擇存儲矩陣中的某一個存儲單元，這n

個輸入端稱為地址線。

地址譯碼器有n

條地址輸入線A0~An-1，共有2n

條譯碼輸出線W0~W2n-1，每一條輸出線Wi稱為“字線”，它與存儲矩陣中的一個“字”相對應。一組輸入地址只有一條輸出字線Wi

被選中，該字線可以在存儲矩陣中找到一個相應的m位“字”，由讀寫控制實現(xiàn)輸入/輸出。Dm-1~D0

中的每條數(shù)據(jù)輸出線Di

也稱為“位線”，每個“字”中信息的位數(shù)稱為“字長”。

存儲器的容量用存儲單元的數(shù)目來表示，計算公式為

數(shù)據(jù)線上的讀寫操作由兩個低電平有效的輸入信號nCS和RnW共同決定。其規(guī)則如下：

(1)當nCS=0，RnW=1時，存儲器進行讀操作，數(shù)據(jù)線為輸出。

(2)當nCS=0，RnW=0時，存儲器進行寫操作，數(shù)據(jù)線為輸入。

(3)當nCS=1時，無論讀寫控制信號是否有效，存儲器都無操作，數(shù)據(jù)線都為高阻態(tài)。

存儲器的讀寫操作是有一定時序要求的，常規(guī)的讀寫操作時序如圖5-15所示。

圖5-15存儲器常規(guī)讀寫操作時序圖

5.2.2只讀存儲器(ROM)

1.基本結構

ROM主要由地址譯碼器、存儲矩陣和輸出緩沖器三部分組成，其基本結構如圖5-16所示。圖5-16ROM的基本結構

ROM的存儲單元連接“字線”和“位線”。若某存儲單元內(nèi)部存儲1，則所對應的字線為1時，所對應的位線輸出高電平，否則無輸出，相當于采用二極管跨接兩線。若某存儲單元內(nèi)部存儲0，相應的行線和位線之間是沒有連接的，相當于斷路。圖5-17是一個4×8位ROM的等效結構圖，4個不同地址所存儲的數(shù)據(jù)如表5-3所示。

圖5-174×8位ROM的等效結構圖

2.可編程ROM

ROM中信息的存入過程稱為編程。根據(jù)編程和擦除的方式不同，ROM可分為掩模ROM、可編程ROM(PROM)和可擦除的可編程ROM(EPROM)三種類型。

1)掩模ROM

掩模ROM中存放的信息是由生產(chǎn)廠家采用掩模工藝專門為用戶制作的，這種ROM出廠時其內(nèi)部存儲的信息就已經(jīng)“固化”在里邊，所以也稱為固定ROM。它在使用時只能讀出，不能寫入，因此通常只用來存放固定數(shù)據(jù)、固定程序和函數(shù)表等。

2)可編程ROM

可編程ROM(PROM)在出廠時，存儲的內(nèi)容為全0(或全1)，用戶根據(jù)需要，可將某些單元改寫為1(或0)。這種ROM采用熔絲或PN結擊穿的方法編程，由于熔絲燒斷或PN結擊穿后不能再恢復，因此PROM只能改寫一次。

3)可擦除的可編程ROM

可擦除的可編程ROM(EPROM)利用特殊結構的浮柵MOS管進行編程，ROM中存儲的數(shù)據(jù)可以進行多次擦除和改寫。其主要有紫外線照射擦除的EPROM、用電信號可擦除的可編程ROM(E2PROM)和快閃存儲器(FlashMemory)。

5.2.3隨機存取存儲器(RAM)

隨機存取存儲器也稱隨機存儲器或隨機讀/寫存儲器，簡稱RAM。

1.基本結構

RAM主要由存儲矩陣、地址譯碼器和讀寫控制電路三部分組成，如圖5-18所示。

圖5-18RAM的基本結構

2.靜態(tài)半導體存儲器

靜態(tài)半導體存儲器(SRAM)的存儲單元通常采用MOS管構成的觸發(fā)器構成，圖5-19是一個4行4列的16個基本存儲電路構成的16×1SRAM結構示意圖。

圖5-1916×1SRAM結構示意圖

3.塊RAM

最為常用的RAM數(shù)據(jù)總線是輸入/輸出共用的，也有一些RAM的輸入數(shù)據(jù)總線和輸出數(shù)據(jù)總線是分離的。輸入數(shù)據(jù)總線和輸出數(shù)據(jù)總線各自獨立可以實現(xiàn)同時讀寫。

只有一套訪問總線的RAM稱為單口RAM。有的場景需要多套訪問總線來訪問同一個存儲器，支持這種功能的RAM稱為多口RAM。

塊RAM有四種常規(guī)類型，即單口RAM、簡化雙口RAM、真雙口RAM和FIFO，如圖5-20所示。FIFO有的是專用電路，有的是采用雙口RAM和地址控制邏輯構造而成的模塊電路。

圖5-20四種類型的塊RAM

雙口RAM讀寫操作有三種模式：寫優(yōu)先、讀優(yōu)先和不改變。

1)寫優(yōu)先模式

寫優(yōu)先模式(WriteFistMode)是指所要訪問的存儲單元和數(shù)據(jù)輸出端同時更新為輸入數(shù)據(jù)。

2)讀優(yōu)先模式

讀優(yōu)先模式(ReadFirstMode)是指所要訪問的存儲單元中的數(shù)據(jù)先輸出，然后再將存儲單元的數(shù)據(jù)更新為輸入數(shù)據(jù)。

3)不改變模式

不改變模式(No-changeMode)是指輸出端數(shù)據(jù)在寫操作時保持不變，即保持上一次讀取的數(shù)值。

這些RAM的同步讀寫操作在時鐘上升沿進行，其功能與信號要求如表5-4所示。

例如：將

N

個數(shù)a0~aN-1

按下標大小從小到大依次保存在存儲空間

M

中，值小的下標放在低地址。其存儲訪問波形如圖5-21所示。

圖5-21保存N個數(shù)的存儲器訪問時序波形

再將前面保存的N

個數(shù)從低地址按順序逐一取出，其存儲訪問波形如圖5-22所示圖5-22讀取

N

個數(shù)的存儲器訪問時序波形

5.2.4存儲器的應用

1.存儲擴展

在實際應用時，不同場合所需要的存儲容量不同，而單個存儲器的容量通常為固定的，這時需要通過字擴展和位擴展兩種方式來實現(xiàn)不同容量的需求。

1)字擴展

采用若干存儲器可以構成具有更多地址的存儲空間，如圖5-23所示。

圖5-23存儲器的字擴展

假定共有

N=2k個存儲器，所有存儲器的地址線、數(shù)據(jù)線和讀寫控制線對應連接在一起，而片選信號分別接在地址譯碼電路的不同輸出nY0~nYN-1

上。地址譯碼在nCS=0

時，(An+k-1，…，An)組合值i所對應的nYi

為0，存儲器i#被選中，所有的讀寫操作僅對該存儲器進行。

擴展后的存儲空間共有n+k

條地址線和m

條數(shù)據(jù)線，故存儲容量為2n+k

×mb。

2)位擴展

采用若干存儲器可以構成具有更大位寬的存儲空間，如圖5-24所示。圖5-24存儲器的位擴展

采用

M

個相同的存儲器，所有存儲器的地址線、片選線和讀寫控制線對應連接在一起，數(shù)據(jù)線組合在一起構成新的數(shù)據(jù)線。當進行讀寫操作時，該

M

個存儲器同時進行相同的操作。

擴展后的存儲空間共有n

條地址線和M

×m

條數(shù)據(jù)線，故存儲容量為2n×M

×mb。

在實際應用中，有時同時進行字擴展和位擴展。

2.組合邏輯的實現(xiàn)

在組合邏輯電路的真值表中，任何一組輸入邏輯量的取值都有一組輸出與之對應。若把輸入與某存儲器的地址端相連，則存儲器的數(shù)據(jù)端將作為該組合邏輯電路的輸出，那么存儲器內(nèi)部只要存儲該真值表，即可完成該組合邏輯運算。

存儲器的地址譯碼器實現(xiàn)了輸入變量的“與”運算，形成

了輸入的所有最小項，存儲矩陣形成了某些最小項的“或”運

算。因此存儲器可以看成是一個“與-或邏輯網(wǎng)絡”，即由與陣列和或陣列構成的邏輯電路，可以采用如圖5-25所示的陣列框圖來表示。

圖5-25存儲器的陣列框圖

為了便于描述，存儲器的與、或陣列用符號陣列圖來表

示。圖5-26所示的陣列圖描述的是一個二輸入四輸出的組

合邏輯電路。與陣列的輸入是地址及其反變量，輸出是字線，輸入線和輸出線互相垂直。任一字線是由輸入構成的最小項，是與運算的結果，它與相應輸入線的交叉處畫“?”來表示所存在的邏輯關系。

圖5-26二輸入四輸出的陣列圖

【例5.2.1】

某邏輯電路的真值表如表5-6所示，畫出采用可編程ROM實現(xiàn)的陣列圖。

解

該電路的最小項標準式為

ROM的與陣列產(chǎn)生了輸入變量的最小項，其存儲元件

為固定連接，所以用“?”表示；或陣列實現(xiàn)了各輸出的最小項之和，其存儲元件為編程連接，所以用“×”表示。陣列圖如圖5-27所示。

圖5-27例5.2.1的陣列圖

5.3可編程邏輯器件

5.3.1PLD電路的表示方法

PLD的輸入輸出電路都采用了緩沖器，有互補輸出緩沖器和三態(tài)輸出緩沖器等形式，其表示方法如圖5-28所示。圖5-28PLD緩沖器的表示方法

PLD的與門表示法如圖5-29所示。圖中，與門的輸入線通常畫成行(橫)線，與門的所有輸入變量都稱為輸入項，并畫成與行線垂直的列線以表示與門的輸入。列線與行線相交的交叉處若有“·”，則表示有一個耦合元件固定連接；若為“×”則表示編程連接；交叉處若無標記，則表示不連接(被擦除)。與門的輸出稱為乘積項

P，圖中與門的輸出

P=A·B·D?；蜷T可以用類似的方法表示，如圖5-30所示。

圖5-29PLD的與門表示方法

圖5-30PLD的或門表示方法

5.3.2低密度可編程邏輯器件

低密度可編程邏輯器件(LDPLD)主要包括PROM、FPLA、PAL和GAL四種類型。

LDPLD的基本結構框圖如圖5-31所示，它由輸入電路、與陣列、或陣列和輸出電路等四部分組成。電路的主體是由門構成的“與陣列”和“或陣列”，它們可以用來實現(xiàn)組合邏輯函數(shù)。輸入電路由緩沖器組成，可以使輸入信號具有足夠的驅(qū)動能力，并產(chǎn)生互補的輸入信號。輸出電路可以提供不同的輸出結構，如直接輸出(組合方式)或通過寄存器輸出(時

序方式)。

圖5-31LDPLD的基本結構框圖

圖5-32~圖5-34分別畫出了PROM、FPLA、PAL/GAL的陣列結構圖。圖5-32PROM的陣列結構

圖5-33FPLA的陣列結構

圖5-34PAL/GAL的陣列結構

OLMC由或門、異或門、D觸發(fā)器和4個多路選擇器組成，其內(nèi)部結構如圖5-35中的虛線框所示。每個OLMC包含或門陣列的一個或門。一個或門有8個輸入端，和來自與陣列的8個乘積項(PT)相對應。其中7個直接相連，第一個乘積項(圖5-35中最上邊的一項)經(jīng)PTMUX相連，或門輸出為有關乘積項之和。

異或門的作用是選擇輸出信號的極性。當XOR(n)為1時，異或門起反相器作用，否則起同相器作用。XOR(n)是控制字中的一位，n

為引腳號。

圖5-35OLMC的內(nèi)部結構

5.3.3高密度可編程邏輯器件

高密度可編程邏輯器件(HDPLD)主要包括可擦除可編程邏輯器件(EPLD)、復雜可編程邏輯器件(CPLD)和現(xiàn)場可編程門陣列(FPGA)三種類型。

CPLD是主體式與或陣列，并以可編程邏輯單元為基礎，可編程連線集成在一個全局布線區(qū)，因此稱為陣列型HDPLD。它在EPLD的基礎上增加了內(nèi)部連線，對邏輯宏單元和I/O單元都做了重大改進。有些CPLD內(nèi)部還集成了RAM、FIFO或雙口RAM等存儲器，許多CPLD還具備在系統(tǒng)編程的能力。

1.CPLD的基本結構

一般CPLD器件的結構框圖如圖5-36所示，它主要由可編程邏輯功能塊(LAB)、I/O控制塊、可編程連線陣列(PIA)三部分電路組成。各公司對可編程邏輯功能塊的命名是不同的，如Intel(Altera)公司將其命名為LAB(LogicArrayBlock)，AMD(Xilinx)公司將其

命名為FB(FunctionBlock)，Lattice公司將其命名為GLB(GenericLogicBlock)。

圖5-36CPLD的結構框圖

1)可編程邏輯功能塊(LAB)

MAX7000器件主要由可編程邏輯陣列塊(LAB)、I/O控制塊和可編程連線陣列(PIA)組成，其結構框圖如圖5-37所示。其中，每個LAB由16個宏單元組成，MAX7000系列的芯片上有2~16個LAB，可以包含32~256個宏單元。

圖5-37MAX7000內(nèi)部結構

MAX7128的宏單元結構如圖5-38所示，它由邏輯陣列、乘積項選擇矩陣和可編程觸發(fā)器三個功能塊組成。圖5-38MAX7128的宏單元結構

2)可編程連線陣列(PIA)

通過PIA的可編程布線通道把多個LAB相互連接起來，便構成了所需的邏輯。它能夠把器件中任何信號源連接到目的地。所有的專用輸入、I/O引腳的反饋、宏單元的反饋均連入PIA中，并且布滿了整個器件。

3)I/O控制塊

I/O控制塊允許每個I/O引腳單獨地配置成輸入、輸出和雙向工作方式。所有I/O引腳都有一個三態(tài)緩沖器，它由兩個全局輸出使能信號來驅(qū)動，當三態(tài)緩沖器輸出為高阻態(tài)時I/O引腳處于輸入工作方式，否則I/O引腳處于輸出工作方式。

2.FPGA的基本結構

FPGA是1985年由Xilinx公司首先推出的高密度可編程邏輯器件。目前主流產(chǎn)品為7系列，即Spartan-7、Artix-7、Kintex-7、Virtex-7。

FPGA的基本結構如圖539所示。

圖5-39FPGA的基本結構

可配置邏輯塊(CLB)一般有三種結構形式：

①

查找表結構；

②

多路開關結構；

③

多級與非門結構。

不同廠家生產(chǎn)的FPGA其CLB、IOB等結構都存在較大的差異。下面以Xilinx7系列FPGA為例分析其結構特點。

1)可配置邏輯塊(CLB)

CLB是FPGA的主要組成部分，它是實現(xiàn)組合邏輯和時序邏輯的主要邏輯資源。

四個6輸入LUT、8個觸發(fā)器、選擇器(多路復用器)和算術進位邏輯構成一個部件，稱為切片(Slice)。FPGA中通常有兩類切片SLICEL和SLICEM，前者用于邏輯和算術運算，后者除了邏輯和算術運算外還可以配置成為分布式RAM或32位移位寄存器。圖5-40為SLICEL的內(nèi)部結構示意圖。

圖5-40Xilinx7系列SLICEL的內(nèi)部結構

同一CLB中的兩個切片沒有直接的線路連接，分屬于兩個不同的列。每列擁有獨立的快速進位鏈資源，如圖5-41所示，圖中列出了4個CLB

圖5-40Xilinx7系列SLICEL的內(nèi)部結構

2)輸入/輸出模塊(IOB)

IOB提供了器件引腳和內(nèi)部邏輯陣列的接口電路。每一個IOB控制一個引腳(除電源線和地線引腳外)，可將它們配置為輸入、輸出或者雙向傳輸信號端。

(1)輸入通路。當IOB控制的引腳被定義為輸入端時，通過該引腳的輸入信號先送至輸入緩沖器。緩沖器的輸出分成兩路：一路可以直接送到MUX；另一路送到輸入通路的D觸發(fā)器，再送到數(shù)據(jù)選擇器。

(2)輸出通路。當IOB控制的引腳被定義為輸出端時，CLB陣列的輸出信號也可以有兩條傳輸途徑：一條是直接經(jīng)MUX送至輸出緩沖器；另一條是先存入輸出通路的D觸發(fā)器，再送至輸出緩沖器。輸出通路D觸發(fā)器也有獨立的時鐘，且可任選觸發(fā)邊沿。輸出緩沖器既受CLB陣列送來的OE信號控制，使輸出引腳有高阻狀態(tài)，也受轉(zhuǎn)換速率控制電路的控制，使它可高速或低速運行。

(3)輸出專用推拉電路。IOB的輸出端配有兩個MOS管，它們的柵極均可編程，使MOS管導通或截止。MOS管的輸出可經(jīng)上拉電阻接通UCC

或下拉電阻接地或懸空，用以改善輸出波形和帶負載能力。

3)互連資源(IR)

IR由許多金屬線段構成，這些金屬線段帶有可編程開關，通過自動布線可以實現(xiàn)所需

功能的電路連接。連線通路的數(shù)量與器件內(nèi)部陣列的規(guī)模有關，陣列規(guī)模越大，連線數(shù)量越多。

互連線按相對長度分為單線、雙線和長線三種。

單線和長線主要用于CLB之間的連接。

5.3.4可編程邏輯器件的開發(fā)

PLD的開發(fā)是指利用開發(fā)系統(tǒng)的軟件和硬件對PLD進行設計和編程的過程。

開發(fā)系統(tǒng)的硬件主要包括計算機和編程器。

可編程邏輯器件的設計流程如圖5-42所示，它主要包括設計準備、設計輸入、設計處理和器件編程四個步驟，同時包括相應的功能仿真、時序仿真和器件測試三個設計驗證過程。

圖5-42PLD的設計流程

5.4數(shù)

據(jù)

轉(zhuǎn)

換

器

5.4.1數(shù)/模轉(zhuǎn)換器

1.基本工作原理

DAC是將輸入的二進制數(shù)字信號轉(zhuǎn)換成模擬信號，以電壓或電流的形式輸出。常用的線性DAC的輸出模擬電壓Uo

或模擬電流Io

和輸入數(shù)字量

D

之間成正比關系，即Uo=KUD

或Io=KID，式中的

KU

和

KI皆為常數(shù)。

DAC的一般結構如圖5-43所示。

圖5-43DAC的一般結構

DAC有電壓輸出和電流輸出兩種類型，其功能符號如圖5-44所示。圖5-44DAC的功能符號

對于電壓輸出型的DAC，輸出電壓Uo的范圍通常為0~-(1-2-n)UR，其計算公式為

對于電流輸出型的DAC，輸出電流Io

的計算公式為

其中，IOFS

為最大輸出電流，通常IOFS=UR/RI。

2.主要技術指標

1)分辨率

分辨率是指輸入數(shù)字量從全0變化到最低有效位為1時，對應輸出可分辨的電壓變化量ΔU

與最大輸出電壓Um

之比，即分辨率為

ΔU/Um=1/(2n-1)。分辨率越高，轉(zhuǎn)換時對輸入量的微小變化的反應就越靈敏。在電路的穩(wěn)定性和精度能保證時，分辨率與輸入數(shù)字量的位數(shù)有關，n

越大，分辨率越高。

2)轉(zhuǎn)換精度

轉(zhuǎn)換精度是實際輸出值與理論計算值之差，這種差值由轉(zhuǎn)換過程中的各種誤差引起。轉(zhuǎn)換精度主要指靜態(tài)誤差，它包括：

(1)非線性誤差。非線性誤差是由于電子開關導通的電壓降和電阻網(wǎng)絡電阻值偏差產(chǎn)生的，常用滿刻度的百分數(shù)來表示。

(2)比例系數(shù)誤差。比例系數(shù)誤差是由參考電壓UR

的偏離而引起的誤差，因UR

是比例系數(shù)，故稱之為比例系數(shù)誤差。

(3)漂移誤差。漂移誤差是由運算放大器的零點漂移產(chǎn)生的誤差。當輸入數(shù)字量為零時，由于運算放大器的零點漂移，因此輸出模擬電壓并不為0。這使得輸出電壓特性與理想電壓特性之間產(chǎn)生了一個相對位移。

3)建立時間

從數(shù)字信號輸入DAC起，到輸出電流(或電壓)達到穩(wěn)態(tài)值所需的時間稱為建立時間。建立時間的大小決定了轉(zhuǎn)換速度。目前8~12位單片集成DAC(不包括運算放大器)的建立時間可以在1μs內(nèi)。

3.應用示例

【例5.4.1】

將某DAC的輸入值從最小以1遞增至最大，再以1遞減至最小，周而復始，產(chǎn)生一個周期為51ms的三角波。要求其波形峰峰值(最大值與最小值之差)為2×(1±1%)V，最小分辨電壓不大于10mV，試確定DAC的主要參數(shù)。

(3)確定轉(zhuǎn)換時鐘CLK的周期。

一個周期內(nèi)DAC輸入值從0遞增到最大值255再遞減回到0，共需要256+254=510個CLK，即510Tclk=51ms。

5.4.2模/數(shù)轉(zhuǎn)換器

1.基本工作原理

ADC是將模擬信號轉(zhuǎn)換為數(shù)字信號的轉(zhuǎn)換器，轉(zhuǎn)換過程需要通過取樣、保持、量化和編碼四個步驟來完成。

1)取樣和保持

取樣(也稱采樣)是將時間上連續(xù)變化的信號Ui(t)轉(zhuǎn)換為一系列等間隔的脈沖信號Us(t)，脈沖的幅度取決于輸入模擬量。取樣后須加保持電路，得到最終結果Uo(t)，以方便量化和編碼。圖5-45為取樣和保持的示意圖。

圖5-45取樣和保持的示意圖

2)量化和編碼

用數(shù)字量來表示連續(xù)變化的模擬量時就有一個類似于四舍五入的近似問題。因此，必須將取樣后的樣值電平歸化到與之接近的離散電平上，這個過程稱為量化，指定的離散電平稱為量化電平。

用二進制代碼來表示各個量化電平的過程稱為編碼。

兩個量化電平之間的差值稱為量化間隔S，位數(shù)越多，量化等級越細，S

就越小。

取樣保持后未量化的Uo

值與歸化到相