《電工電子技術(shù)》課件第十二章

第十二章邏輯門和常用組合邏輯電路第一節(jié)數(shù)字電路的基本單元---邏輯門第二節(jié)集成門電路第三節(jié)邏輯代數(shù)及其化簡第四節(jié)組合邏輯

數(shù)字電路所研究的問題和模擬電路相比有以下幾個主要不同點：

（1）數(shù)字電路中的信號在時間上是離散的脈沖信號，而模擬電路中的信號是隨時間連續(xù)變化的信號。（2）數(shù)字電路所研究的是電路的輸入?輸出之間的邏輯關(guān)系，而模擬電路則是研究電路的輸入輸出之間的大小,相位等問題。（3）在兩種電路中，晶體管的工作狀態(tài)不同。數(shù)字電路中晶體管工作在開關(guān)狀態(tài)，也就是交替地工作在飽和與截止兩種狀態(tài)，而在模擬電路中晶體管多工作

在放大狀態(tài)。

(4)數(shù)字電路的優(yōu)點是：抗干擾能力強，易于時多分工。概述一類稱為模擬信號，它是指時間上和數(shù)值上的變化都是連續(xù)平滑的信號，如圖（a）中的正弦信號，處理模擬信號的電路叫做模擬電路。電子電路中的信號分為兩大類：一類信號稱為數(shù)字信號，它是指時間上和數(shù)值上的變化都是不連續(xù)的，如圖（b）中的信號，處理數(shù)字信號的電路稱為數(shù)字電路。(a)(b)脈沖信號及其參數(shù)脈沖信號是指作用時間很短的突變電壓或電流矩形波尖頂波作用的時間一般為幾個μS到幾個ns邏輯關(guān)系正邏輯負邏輯高電平高電平低電平低電平1001以后沒有特殊說明都是指正邏輯在TTL電路中“1”=3.6V左,“0”=0.3V左右EABCY1.與邏輯關(guān)系

：

當決定事件的各個條件全部具備之后，事件才會發(fā)生。一、與運算和與門第一節(jié)數(shù)字電路的基本單元---邏輯門ABCF00000000000111100001111010101011與門真值表

真值表是用列表的方法將邏輯電路輸入變量不同組合狀態(tài)下所對應的輸出變量的取值一一對應列入一個表中，此表稱為邏輯函數(shù)的真值表。是表示邏輯函數(shù)的一種方法。3.與門電路的實現(xiàn)二極管與門電路設(shè)uA=0，uY=0.3V

F=0DB、DC截止uY=0.3V

+12vABCDADBDCFR設(shè)二極管管壓降為0.3伏uB=uC=3V則

DA導通2.符號及表達式ABCYF=ABC&與門邏輯符號邏輯式uF=0.3V

+12vABCDADBDCFR設(shè)

uA=uB=uC=0DA、DB、DC都導通F=0uF=0.3VuF=3.3V

+12vABCDADBDCFR設(shè)uA=uB=uC=3V

uF=3.3V，F(xiàn)=1DA、DB、DC都導通

+12vABCDADBDCF由以上分析可知：只有當A、B、C全為高電平時，輸出端才為高電平。正好符合與門的邏輯關(guān)系。F=ABCABCF&RAEBCY1.或邏輯關(guān)系：當決定事件的各個條件中有一個或一個以上具備之后，事件就會發(fā)生。FABC1F=A+B+C??或門邏輯符號或門邏輯式二、或運算和或門>1ABCF00010111110111100001111010101011或門真值表2.符號及表達式設(shè)

uA=3V，uB=uC=0V

則DA導通

uF=3–0.3=2.7V

DB、DC截止，F(xiàn)=1DA

–12vFABCDBDCuF=2.7V二極管或門電路R3.或門電路的實現(xiàn)DA

–12vFABCDBDC設(shè)uA=uB=uC=3VDA

、DB、DC都導通uF=2.7VuF=2.7V，F(xiàn)=1RDA

–12vFABCDBDCRuF=–0.3V設(shè)uA=uB=uC=0V

DA、DB、DC都導通uF=–0.3V，F(xiàn)=0DA

–12vFABCDBDCF=A+B+C由以上分析可知：只有當A、B、C全為低電平時，輸出端才為低電平。正好符合或門的邏輯關(guān)系。RFABC>1EF

1.非邏輯關(guān)系：決定事件的條件只有一個，當條件具備時，

事件不會發(fā)生，條件不存在時，事件發(fā)生。A1FF=AAR??非門邏輯符號非門邏輯式三、非運算和非門AF0011非門真值表2.符號及表達式3.

非門電路設(shè)uA=3V，V飽和導通?+12V+3VDRcV–12VRBRkAFuF=0.3VuF=0.3V，F(xiàn)=0，D截止設(shè)uA=0V，

V截止，D導通A1FF=A?+12V+3VDRcV–12VRBRkAFuF=3.3V?uF=3.3V，F(xiàn)=1由以上分析可知：當A為低電平時，輸出端為高電平。當A為高電平時，輸出端為低電平。正好符合非門的邏輯關(guān)系。1.

與門和非門構(gòu)成與非門

F=ABCABC1F&ABCF&四、

復合門電路ABCF00011111110111100001111010101010與非門真值表有低必高，全高才低2.

或門和非門構(gòu)成或非門

ABC1F>1Y=A+B+CABCF>1ABCF00001000000111100001111010101010或非門真值表有高必低，全低才高AB例：兩輸入端的與門、或門、與非門、或非門對應下列輸入波形的輸出波形分別如下：與門或門與門：全1才1；或門：有1就1與非門或非門與非門：有低必高，全高才低；或非門：有高必低，全低才高+5VABCV1R1R2V2V3V4V5R3R5R4FT1等效電路+5vA

B

CR1C1B1一、

TTL與非門的基本原理第二節(jié)、集成門電路+5VABCV1R1R2V2V3V4V5R3R5R4uo

(F)設(shè)uA=0.3V

則

VB1=0.3+0.7=1VRLuo=5–uBE3–uBE4–uR2（?。?/p>

=5–0.7–0.7=3.6VF=1拉電流VB1=1Vuo=3.6V?+5vA

B

CR1C1B1V2、V5截止V3、

V4導通+5VABCV1R1R2V2V3V4V5R3R5R4uo

(F)設(shè)uA=uB=uC=3.6V，輸入端全部是高電平，

VB1升高，足以使V2,V5導通，uo=0.3V,F=0。且VB1=2.1V，V1發(fā)射結(jié)全部反偏。VC2=VCE2+VBE5=0.3+0.7=1V，使V3導通，V4截止。灌電流V1R1+VccVB1=2.1VVC2=1Vuo=0.3V5vA

B

CR1C1B1由以上分析可知：當輸入端A、B、C均為高電平時，輸出端Y為低電平。當輸入端A、B、C中只要有一個為低電平，輸出端就為高電平,正好符合與非門的邏輯關(guān)系。ABCF&F=ABC+5VABV1R1R2V2V3V4V5R3R5R4FVDENVB1=1VEN=0時，VB1=1V，V2、V5截止；EN=1時，二極管VD截止，

F=AB，同TTL與非門。VB3=1V二、

三態(tài)輸出門電路二極管VD導通，使VB3=1VV3、V4截止，輸出端開路（高阻狀態(tài)）SiO2結(jié)構(gòu)示意圖以N溝道增強型絕緣柵場效應管為例P型硅襯底源極S柵極G漏極D三、

MOS管的基本結(jié)構(gòu)及工作原理襯底引線BN+N+DBSG符號1.結(jié)構(gòu)和符號SiO2結(jié)構(gòu)示意圖P型硅襯底耗盡層襯底引線BN+N+SGDUDSID

=0D與S之間是兩個PN結(jié)反向串聯(lián)，無論D與S之間加什么極性的電壓，漏極電流均接近于零。2.工作原理(a)UGS=0P型硅襯底N++BSGD。UDS耗盡層ID柵極下P型半導體表面形成N型導電溝道，當D、S加上正向電壓后可產(chǎn)生漏極電流ID。

(b)UGS>UGS(th)N型導電溝道N+N+UGS

UGS（th）指在一定的UDS下，開始出現(xiàn)漏極電流所需的柵源電壓。它是增強型MOS管參數(shù)。N型硅襯底N++BSGD。耗盡層PMOS管結(jié)構(gòu)示意圖P溝道

3.P溝道絕緣柵場效應管（PMOS）PMOS管與NMOS管互為對偶關(guān)系，使用時UGS

、UDS的極性也與NMOS管相反。P+P+UGSUDSID開啟電壓UGS(th)為負值，UGS<

UGS(th)

時導通。SGDB符號UGS（th）：NMOS為正，PMOS為負?？偨Y(jié)一下MOS的特點2、和三極管不同的是參與導電載流子只有一種或電子或空穴1、MOS管為電壓控制器件，由電壓形成的電場效應來控制管子工作狀態(tài)因此稱場效應管.3、由于絕緣柵MOS管的柵極電流IG為零，因此MOS管的輸入阻抗很高，約為109—1015

4、使用時易受干擾1.CMOS反相器AFVP+VDDVN四、CMOS門電路當A為高電平時，VN導通VP截止，輸出F為低電平。當A為低電平時，VP導通VN截止，輸出F為高電平。UGS（th）：NMOS為正，PMOS為負。ABVP1VP2VN1VN2+VDDF2.CMOS與非門VP1

與VP2并聯(lián)，VN1

與VN2串聯(lián)；當AB都是高電平時VN1

與VN2同時導通VP1

與VP2同時截止；輸出F為低電平。當AB中有一個是低電平時，VN1

與VN2中有一個截止，VP1

與VP2中有一個導通，輸出F為高電平。UGS（th）：NMOS為正，PMOS為負。3.CMOS或非門BVP1VP2VN1VN2+VDDAF當AB中有一個是高電平，VN1

與VN2中有一個導通，VP1

與VP2中有一個截止，輸出F為低電平。當AB都是低電平時，VN1

與VN2同時截止，VP1

與VP2同時導通；輸出F為高電平。UGS（th）：NMOS為正，PMOS為負。第三節(jié)、

邏輯代數(shù)的基本運算規(guī)則及定理（1）基本運算規(guī)則

例；：0?0=0?1=1?01?1=10+1=1+0=1+10+0=00=11=01.邏輯代數(shù)的基本定律交換律：A+B=B+AA?B=B?A結(jié)合律：A+(B+C)=(A+B)+CA?(B?C)=(A?B)?C分配律：A(B+C)=A?B+A?CA+B?C=(A+B)?(A+C)反演定理：A?B=A+BA+B=A?B與：A?0=0A?1=AA?A=0A?A=A或：A+0=AA+1=1A+A=1A+A=A非：A=A（2）基本定律A+AB=A+BA+AB=AA（A+B）=AAB+AC+BC=AB+AC吸收律：例：證明AB+AC+BC=AB+AC解：AB+AC+BC=AB+AC+(A+A)BC

=AB+AC+ABC+ABC=AB+ABC+AC+ABC=AB(1+C)+A(1+B)=AB+AC例：證明A+AB=A+B例：證明：若F=AB+AB則F=AB+AB解：F=AB+AB=AB?AB=(A+B)?(A+B)

=AA+AB+AB+BB=AB+AB解：A+AB=（A+A）（A+B）

=（A+B）A+B=A?B反演定理：A?B=A+B2.

利用邏輯代數(shù)公式化簡（1）并項法A+A=1（2）吸收法A+AB=A（1+B）=A（3）消去法A+AB=A+B（4）配項法A=A（B+B）例：證明AB+AC+BC=AB+AC解：AB+AC+BC=AB+AC+(A+A)BC

=AB+AC+ABC+ABC=AB+ABC+AC+ABC=AB(1+C)+A(1+B)=AB+AC例：證明A+AB=A+B例：證明：若F=AB+AB則F=AB+AB解：F=AB+AB=AB?AB=(A+B)?(A+B)

=AA+AB+AB+BB=AB+AB解：A+AB=（A+A）（A+B）

=（A+B）吸收法并項法配項法例：化簡F=ABC+ABD+ABC+CD+BD解：F=ABC+ABC+CD+B(AD+D)=ABC+ABC+CD+B(A+D)=ABC+ABC+CD+BA+BD=AB+ABC+CD+BD=B(A+AC)+CD+BD=B(A+C)+CD+BD=BA+BC+CD+BD=BA+B(C+D)+CD=BA+BCD+CD=BA+B+CD=B(A+1)+CD=B+CD消去法已知組合邏輯電路圖，確定它們的邏輯功能。分析步驟：（1）根據(jù)邏輯圖，寫出邏輯函數(shù)表達式（2）對邏輯函數(shù)表達式化簡（3）根據(jù)最簡表達式列出真值表（4）由真值表確定邏輯電路的功能組合邏輯電路：邏輯電路在某一時刻的輸出狀態(tài)僅由該時刻電路的輸入信號所決定。第四節(jié)、組合邏輯一、組合邏輯電路的分析邏輯代數(shù)式邏輯圖F=BC+AAB1C&F>1ABCF00011011101110001111010010111011真值表例1:列下圖邏輯電路的表達式和真值表&1例2:分析下圖邏輯電路的功能。&1&ABFABABABF=ABAB=AB+AB真值表ABF001010100111功能:當A、B取值相同時，輸出為1,是同或電路。AB=1FA+B=A?B反演定理：A?B=A+B&1例3:分析下圖邏輯電路的功能。&1&ABF真值表ABF000011101110功能:當A、B取值不同時，輸出為1,是異或電路。AB=1FF=AB+AB=AB+AB根據(jù)給定的邏輯要求，設(shè)計出邏輯電路圖。設(shè)計步驟：（1）根據(jù)邏輯要求，定義輸入輸出邏輯變量，列出真值表（2）由真值表寫出邏輯函數(shù)表達式（3）化簡邏輯函數(shù)表達式（4）畫出邏輯圖二、組合邏輯電路的設(shè)計三人表決電路例1：設(shè)計三人表決電路10A+5VBCRFABCF00000001101110001111010010111011真值表由真值表寫出邏輯函數(shù)表達式以積和法為例1、以輸出為1列方程。各變量之間為“與”的關(guān)系，變量為1取變量本身，變量為0取變量的反。2、各個輸出為1的狀態(tài)之間，符合“或”的關(guān)系A(chǔ)BCF00000001101110001111010010111011真值表F=AB+AC+BC=AB+AC+BC=ABACBCABCABCABCABCF=ABC+ABC+ABC+ABC=（ABC+ABC）+（ABC+ABC）+（ABC+ABC）1、以輸出為1列方程。各變量之間為“與”的關(guān)系，變量為1取變量本身，變量為0取變量的反。2、各個輸出為1的狀態(tài)之間，符合“或”的關(guān)系三人表決電路10A+5VBCRF=ABACBCF&&&&兩個二進制數(shù)相加時不考慮進位信號，稱為“半加”，實現(xiàn)半加操作的電路叫做半加器。=1&ABSC

COSCABS=AB+AB=A+BC=AB半加器邏輯圖半加器邏輯符號真值表ABC0000101011S010110例2.半加器被加數(shù)、加數(shù)以及低位的進位三者相加稱為“全加”，實現(xiàn)全加操作的電路叫做全加器。AnBnCn-1Sn00000001101110001111010010111011真值表Cn01111000Sn=AnBnCn-1+

AnBnCn-1+AnBnCn-1

+AnBnCn-1+(AnBn+AnBn)Cn-1=(AnBn+AnBn)Cn-1=SCn-1+S

Cn-1=S+Cn-1S=An+Bn1.全加器三、常用組合邏輯電路Sn=An+Bn

+Cn-1AnBnCn-1Sn00000001101110001111010010111011真值表Cn01111000Cn=AnBnCn-1+

AnBnCn-1+AnBnCn-1

+AnBnCn-1=(AnBn+AnBn)Cn-1=SCn-1+An

Bn

Cn=SCn-1+An

Bn全加器Sn=An+Bn

+Cn-1+AnBn

（Cn-1+Cn-1）

COCnAnBnCISnCn-1全加器邏輯符號由半加器及或門組成的全加器S=AB+AB=A+BC=AB半加器：Sn=An+Bn

+Cn-1Cn=SCn-1+An

Bn全加器半加器半加器AnBnCn-1CnSnSAnBnSCn-1>1C例：試構(gòu)成一個三位二進制數(shù)相加的電路Ci

S

iAi

Bi

Ci-1

Ci

SiAi

Bi

Ci-1

Ci

S

iAi

Bi

Ci-1

S0S1S2C2A2

B2A1

B1A0

B0例：試用74LS248構(gòu)成一個四位二進制數(shù)相加的電路S0S1S2C3A2

B2A1

B12Ci

2S

1Ci

1S2A

2B

2Ci-11A1B1Ci

-174LS1832Ci

2S

1Ci

1S2A

2B

2Ci-11A1B1Ci

-174LS183S3A0

B0A3

B374LS183是加法器集成電路組件，含有兩個獨立的全加器。2、編碼器編碼：用數(shù)字或符號來表示某一對象或信號的過程稱為編碼

n位二進制代碼可以表示2n個信號8421編碼：將十進制的十個數(shù)0、1、2…9編成二進制的8421代碼01111111111011111111110111111111

1011111111

1101111111

1110111111

1111011111

11111011DCBAY0Y2Y5Y4Y1Y3Y6Y7Y8Y9000100111001010101010111000000000001101

0111111110111111111108421編碼器真值表A=Y1Y3Y5Y7Y9=Y1+Y3+Y5+Y7

+Y9B=Y2Y3Y6Y7C=Y4Y5Y6Y7D=Y8Y9

編碼器編碼器&&&&???????????????+5VR10DCBA0123456789

0111A=Y1Y3Y5Y7Y9D=Y8Y9B=Y2Y3Y6Y7C=Y4Y5Y6Y7000100111001010101010111000000000001101

00111111111

011111111

01111111

0111111

011111

01111

0111

011DCBAY0Y2Y5Y4Y1Y3Y6Y7Y8Y9

01

08421優(yōu)先編碼器真值表C=Y7Y8Y9+Y6Y7Y8Y9+Y5Y6Y7Y8Y9+Y4Y5Y6Y7Y8Y9=（Y7+Y6Y7+Y5Y6Y7+Y4Y5Y6Y7）Y8Y9=（Y7+Y6+Y5+Y4）Y8Y9消去法A+AB=A+B數(shù)字集成編碼器T1147(優(yōu)先編碼器）T114716151413121110912345678

I5I6

I7

I8

I9

Y2Y1

地

VCCI4Y3I3I2I1I0Y0I0I9：信號輸入端低電平有效Y0~Y3：信號輸出端以反碼形式輸出

譯碼是編碼的反過程，將二進制代碼按編碼時的原意翻譯成有特定意義的輸出量。3、譯碼器1.變量譯碼器若輸入變量的數(shù)目為n，則輸出端的數(shù)目N=2n例如：2線—4線譯碼器、3線—8線譯碼器、

4線—16線譯碼器等。現(xiàn)以3線—8線譯碼器74LS138為例說明12345678

A0A1

A2

SB

SCSAY7

地

VCCY0Y1Y2Y3Y4Y5Y674LS1381615141312111091234567874LS138管腳圖A2

A0是譯碼器輸入端，Y0

Y7是譯碼器輸出端。且低電平有效。SCSBSA為三個使能輸入端，只有當它們分別為0、0、1，譯碼器才正常譯碼；否則不論A2

A0為何值，Y0

Y7都輸出高電平。A2A1A0Y0Y2Y5Y4Y1Y3Y6Y774LS138真值表00001110001111010010110101111111101111111101111111

10111