EDA技術(shù)及應(yīng)用 第二章 EDA設(shè)計(jì)流程及其工具

1、EDA技術(shù),主講：牛軍浩,第二章 EDA設(shè)計(jì)流程及工具,2.1 FPGA/CPLD開(kāi)發(fā)流程 2.2 ASIC設(shè)計(jì)流程 2.3 常用EDA工具,教學(xué)目的,了解EDA技術(shù)進(jìn)行設(shè)計(jì)開(kāi)發(fā)的流程，以及EDA設(shè)計(jì)軟件,能正確選擇和使用EDA軟件、優(yōu)化設(shè)計(jì)項(xiàng)目、提高設(shè)計(jì)效率和設(shè)計(jì)質(zhì)量,2.1 FPGA/CPLD設(shè)計(jì)流程,FPGA/CPLD開(kāi)發(fā)流程,2.1 FPGA/CPLD設(shè)計(jì)流程,2. 設(shè)計(jì)輸入,將電路系統(tǒng)以一定的表達(dá)方式輸入計(jì)算機(jī),a. 圖形輸入,b. 文本輸入,狀態(tài)圖輸入,波形圖輸入,原理圖輸入,VHDL輸入,Verilog HDL輸入,2.1 FPGA/CPLD設(shè)計(jì)流程,圖形輸入狀態(tài)圖輸入,根據(jù)電路

2、的控制條件和不同的轉(zhuǎn)換方式，用繪圖的方法，在EDA工具的圖形編輯器上繪出狀態(tài)圖，然后由EDA編譯器和綜合器將其綜合成電路網(wǎng)表,2.1 FPGA/CPLD設(shè)計(jì)流程,圖形輸入波形圖輸入,將待設(shè)計(jì)的電路看成一個(gè)“黑盒”，只設(shè)計(jì)輸入和輸出的時(shí)序波形，由EDA工具綜合成電路網(wǎng)表,2.1 FPGA/CPLD設(shè)計(jì)流程,圖形輸入原理圖輸入,在圖形編輯界面上繪制完成特定功能的電路原理圖，原理圖由邏輯器件和連線構(gòu)成。,2.1 FPGA/CPLD設(shè)計(jì)流程,文本輸入VHDL輸入,與傳統(tǒng)的文本語(yǔ)言程序設(shè)計(jì)方法相似，在文本編輯器中輸入程序代碼，由EDA工具綜合成電路網(wǎng)表,2.1 FPGA/CPLD設(shè)計(jì)流程,文本輸入Ver

3、ilog HDL輸入,與傳統(tǒng)的文本語(yǔ)言程序設(shè)計(jì)方法相似，在文本編輯器中輸入程序代碼，由EDA工具綜合成電路網(wǎng)表,2.1 FPGA/CPLD設(shè)計(jì)流程,3. 綜合,綜合就是將電路的高級(jí)語(yǔ)言（如行為描述）轉(zhuǎn)換成低級(jí)的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件或程序。,將設(shè)計(jì)者在EDA工具中編輯輸入的HDL文本、原理圖或狀態(tài)圖描述，依據(jù)給定的硬件結(jié)構(gòu)組成和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換，以獲得門(mén)級(jí)電路描述的網(wǎng)表文件,2.1 FPGA/CPLD設(shè)計(jì)流程,4. 適配,將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件 適配的目標(biāo)器件必須屬于原綜合器指定的目標(biāo)器件系列 綜合器可

4、由第三方提供，適配器則由CPLD/FPGA供應(yīng)商提供,2.1 FPGA/CPLD設(shè)計(jì)流程,5. 仿真,根據(jù)算法和仿真庫(kù)對(duì)設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)是否正確 功能仿真：對(duì)描述的邏輯功能進(jìn)行測(cè)試模擬，以驗(yàn)證是否滿足設(shè)計(jì)要求 與硬件特性無(wú)關(guān) 時(shí)間短，速度快 時(shí)序仿真：接近真實(shí)器件運(yùn)行特性的仿真 與硬件特性相關(guān) 精度高 時(shí)間長(zhǎng)，速度慢,2.1 FPGA/CPLD設(shè)計(jì)流程,6. 下載,將適配后生成的下載或配置文件，通過(guò)編程器或編程電纜向FPGA或CPLD下載，以便進(jìn)行硬件調(diào)試和驗(yàn)證 對(duì)FPGA進(jìn)行下載稱(chēng)為配置（Configure） 對(duì)CPLD進(jìn)行下載稱(chēng)為編程（Program）,2.2 ASIC設(shè)計(jì)流程,1

5、. ASIC設(shè)計(jì)方法,2.2 ASIC設(shè)計(jì)流程,2. ASIC設(shè)計(jì)流程,2.3 EDA工具,集成開(kāi)發(fā)環(huán)境 HDL前端輸入與系統(tǒng)管理軟件 HDL邏輯綜合軟件 HDL仿真軟件 適配器 其他,1. 集成開(kāi)發(fā)環(huán)境,（1） MAX+PLUS II Altera公司上一代的PLD開(kāi)發(fā)軟件 使用者眾多 目前Altera已經(jīng)停止開(kāi)發(fā)MaxplusII，而轉(zhuǎn)向QuartusII軟件平臺(tái) 最新版本為MaxPlus II 10.23,（2）QuartusII,Altera公司新一代PLD開(kāi)發(fā)軟件 適合大規(guī)模FPGA的開(kāi)發(fā) 最新版本為QuartusII 9.0,1. 集成開(kāi)發(fā)環(huán)境,（3）Foundation,Xili

6、nx公司上一代的PLD開(kāi)發(fā)軟件 目前Xilinx已經(jīng)停止開(kāi)發(fā)Foundation，而轉(zhuǎn)向ISE軟件平臺(tái) 最新版本為Xilinx Foundation 3.1i,1. 集成開(kāi)發(fā)環(huán)境,（4）ISE,Xilinx公司目前的FPGA/PLD開(kāi)發(fā)軟件 最新版本為ISE 8.1i,1. 集成開(kāi)發(fā)環(huán)境,2. 前端輸入與系統(tǒng)管理軟件,UltraEdit HDL Turbo Writer VHDL/verilog專(zhuān)用編輯器，可大小寫(xiě)自動(dòng)轉(zhuǎn)換，縮進(jìn)，折疊，格式編排很方便 HDL Designer Series Mentor公司的前端設(shè)計(jì)軟件，包括5個(gè)部分，涉及設(shè)計(jì)管理，分析，輸入等 Visial VHDL/ Vi

7、sal Verilog 可視化的HDL/Verilog編輯工具，可以通過(guò)畫(huà)流程圖等可視化方法生成VHDL/Verilog代碼,3. HDL邏輯綜合軟件,（1）Synplify / Synplify Pro VHDL/Verilog綜合軟件 口碑相當(dāng)不錯(cuò) Synplicity公司出品 最新版本為Synplify 8.1,（2）LeonardoSpectrum,VHDL/VerilogHDL綜合軟件 Mentor公司出品 Precision RTLPrecision Physical 最新版本Leonardo 2003b,（3）FPGA ComplierII,VHDL/Verilog綜合軟件 Sy

8、nopsys公司出品 停止FPGA Express的開(kāi)發(fā),4. HDL仿真軟件,（1）Modelsim VHDL/VerilogHDL仿真軟件 功能比ActiveHDL強(qiáng)大，使用比ActiveHDL復(fù)雜 Mentor的子公司Model Tech出品 最新版本為ModelSim 6.1,（2）Active HDL,VHDL/VerilogHDL仿真軟件 人機(jī)界面較好，簡(jiǎn)單易用 Aldec公司出品 最新版本為Active HDL 7.1 sp1,（3）NC,Cadence公司出品，很好的Verilog/VHDL仿真工具 NC-Verilog 的前身是著名的Verilog仿真軟件：Verilog-X

9、L，用于Verilog仿真 NC-VHDL,用于VHDL仿真 NC-Sim,是Verilog/VHDL混合語(yǔ)言仿真工具,（4）VCS / Scirocco,VCS是Synopsys公司的Verilog仿真軟件 scirocco是Synopsys公司的VHDL仿真軟件,5. 適配器和下載器,布局布線器 由廠商專(zhuān)門(mén)針對(duì)器件提供 輸出多種文件 時(shí)序仿真文件 適配技術(shù)報(bào)告文件 第三方輸出文件 編程下載文件,2.4 Quartus II簡(jiǎn)介,Altera提供的FPGA/CPLD集成開(kāi)發(fā)環(huán)境 Quartus II是MAX+plusII的升級(jí)產(chǎn)品 提供ASIC設(shè)計(jì)的整個(gè)設(shè)計(jì)過(guò)程 支持第三方的綜合、仿真工具,2.5 IP核簡(jiǎn)介,IP，就是知識(shí)產(chǎn)權(quán)核，Intellectual Property IP分為軟IP、固IP、和硬IP 從集成規(guī)模上，現(xiàn)在的IP庫(kù)，已經(jīng)包含了諸如8051、ARM、PowerPC等微處理器、TMS320C50等數(shù)字信號(hào)處理器、MPEGII、JPEG等數(shù)字信息壓縮/解壓在內(nèi)的大規(guī)模IC模塊。,2.5 IP核簡(jiǎn)介,IP的實(shí)際內(nèi)涵： 首先：必須是為了易于