音樂演奏電路設(shè)計(jì)

1、設(shè)計(jì)課題：音樂演奏電路設(shè)計(jì),行課節(jié)點(diǎn)安排,第一次課：以流水燈設(shè)計(jì)為例，學(xué)習(xí)并掌握QuartusII軟件的實(shí)用，要求能夠熟練建立工程（一律按“姓名首字拼音+學(xué)號(hào)”的格式命名），建立設(shè)計(jì)文件，進(jìn)行波形仿真，引腳鎖定及器件下載的步驟； 第二次課：進(jìn)行音樂演奏的原理性設(shè)計(jì)，能夠建立數(shù)控分頻器，并用邏輯開關(guān)控制發(fā)音音調(diào)； 第三次課：進(jìn)一步完善音樂演奏電路，增加查表文件，自動(dòng)連續(xù)地發(fā)出預(yù)置的聲音音調(diào)； 第四次課：進(jìn)一步完善，將簡(jiǎn)譜（曲譜可自定）轉(zhuǎn)換成音符查表數(shù)據(jù)，加載節(jié)拍發(fā)生器，實(shí)現(xiàn)完整的音樂演奏電路設(shè)計(jì)。,課程設(shè)計(jì)要求,1. 設(shè)計(jì)一個(gè)樂曲硬件演奏電路，通過數(shù)字邏輯電路控制蜂鳴器演奏指定的樂曲（梁祝）；

2、2. 使用數(shù)字電路實(shí)驗(yàn)板上的FPGA器件（EP1C3T144C8）作為硬件電路平臺(tái)，使用板載的交流蜂鳴器作為發(fā)聲元件； 3. 在QuartusII環(huán)境下，將各單元電路按各自對(duì)應(yīng)關(guān)系相互連接，構(gòu)成樂曲硬件演奏電路，進(jìn)行編譯及仿真； 4. 將設(shè)計(jì)下載到實(shí)驗(yàn)板上驗(yàn)證樂曲演奏的效果。,設(shè)計(jì)原理（1） -數(shù)控分頻器部分,硬件電路的發(fā)聲原理： 聲音的頻譜范圍約在幾十到幾kHz，若能利用程序來控制FPGA芯片某個(gè)引腳輸出一定頻率的矩形波，接上喇叭就能發(fā)出相應(yīng)頻率的聲音。 樂曲發(fā)聲原理： 樂曲中的每一音符對(duì)應(yīng)著一個(gè)特定的頻率，要想FPGA發(fā)出不同音符的音調(diào)，實(shí)際上只要控制它輸出相應(yīng)音符的頻率即可。 樂曲都是由

3、一連串的音符組成，因此按照樂曲的樂譜依次輸出這些音符所對(duì)應(yīng)的頻率，就可以在喇叭上連續(xù)地發(fā)出各個(gè)音符的音調(diào)。,設(shè)計(jì)原理（1）,要準(zhǔn)確地演奏出一首樂曲，僅僅讓喇叭能夠發(fā)聲是不夠的，還必須準(zhǔn)確地控制樂曲的節(jié)奏（即樂曲中每個(gè)音符的發(fā)生頻率及其持續(xù)時(shí)間）。 因此，組成樂曲的每個(gè)音符的發(fā)音頻率值及其持續(xù)的時(shí)間是樂曲能夠連續(xù)演奏所需要的兩個(gè)基本要素，不同的發(fā)音頻率值決定了所發(fā)出的音符。,音符與頻率關(guān)系對(duì)照表,一個(gè)基本的發(fā)聲單元,按如下步驟完成發(fā)聲單元設(shè)計(jì),建立設(shè)計(jì)工程后,1、設(shè)計(jì)10分頻器，并生成邏輯符號(hào)塊； 2、設(shè)計(jì)數(shù)控分頻器，并生成邏輯符號(hào)塊； 3、添加一個(gè)LPM常數(shù)單元，為數(shù)控分頻器提供分頻預(yù)置數(shù)；

4、4、用JK觸發(fā)器實(shí)現(xiàn)一個(gè)2分頻器（即一個(gè)T觸發(fā)器）； 5、添加輸入及輸出端口，并完成電路連接； 6、編譯; 7、鎖定引腳，時(shí)鐘輸入為Pin16（10MHz信號(hào)），蜂鳴器（喇叭）輸出為Pin112； 8、再次編譯; 9、器件下載。 10、按分頻預(yù)置數(shù)表格修改LPM常數(shù)單元的數(shù)值，重復(fù)編譯、下載的步驟，體會(huì)不同的發(fā)音音符。,十分頻器VHDL代碼示例,數(shù)控分頻器VHDL代碼示例,本次課任務(wù),在上述基本發(fā)生單元實(shí)現(xiàn)的基礎(chǔ)上，用VHDL描述一個(gè)鍵控音調(diào)選擇模塊，能夠通過5個(gè)邏輯開關(guān)控制，選擇產(chǎn)生不同的音符聲音（低、中、高音共21個(gè)）。 音符頻率請(qǐng)查閱實(shí)驗(yàn)書上的分頻預(yù)置數(shù)表格； 實(shí)質(zhì)上就是描述一個(gè)具有5個(gè)輸入端，11個(gè)輸出端的查表譯碼器（分頻數(shù)預(yù)置器）。,鍵控音調(diào)發(fā)生電路邏輯結(jié)構(gòu)圖,學(xué)習(xí)目標(biāo),LPM參數(shù)化常數(shù)單元的使用； 將自己的VHDL描述生成為邏輯單元模塊； 調(diào)用自己設(shè)計(jì)的邏輯單元模塊； 通過頂層原理圖方式組織多個(gè)模塊為一個(gè)設(shè)計(jì)整體； 一個(gè)工程下