8051算術(shù)邏輯運(yùn)算單元設(shè)計(jì).doc

第1章緒論1.1研究背景隨著超大規(guī)模集成電路技術(shù)的發(fā)展，芯片規(guī)模己從萬(wàn)門集成發(fā)展到現(xiàn)在的百萬(wàn)門、千萬(wàn)門集成；設(shè)計(jì)周期從以前的18個(gè)月縮短到目前的6個(gè)月甚至更短，因此IC設(shè)計(jì)的復(fù)雜度大大上升，設(shè)計(jì)的任務(wù)更艱巨。同時(shí)IC制造的特征尺寸已達(dá)到0.1微米，芯片集成度已至G規(guī)模，可以將整個(gè)系統(tǒng)集成到一個(gè)芯片，因此今天的IC正向SOC的方向轉(zhuǎn)變。另外，IC的更新?lián)Q代加快，設(shè)計(jì)升級(jí)的周期縮短，以前的單元庫(kù)遠(yuǎn)遠(yuǎn)不能滿足復(fù)雜電路對(duì)設(shè)計(jì)的要求，IC設(shè)計(jì)的開發(fā)已成為集成芯片市場(chǎng)擴(kuò)大的“瓶頸”。在這種IC的幾何尺寸變得越來(lái)越小、集成密度越來(lái)越高、集成的功能越來(lái)越強(qiáng)、開發(fā)周期越來(lái)越短的情況下，開發(fā)可重復(fù)利用的基本電路功能模塊的方法，即IP應(yīng)運(yùn)而生。簡(jiǎn)單地說(shuō)，IP是指在電子設(shè)計(jì)中預(yù)先開發(fā)的用于SOC設(shè)計(jì)的可復(fù)用的功能模塊，系統(tǒng)設(shè)計(jì)者進(jìn)行一個(gè)復(fù)雜設(shè)計(jì)的過(guò)程很像以前構(gòu)造一塊PCB一樣，從市場(chǎng)上采購(gòu)IP功能模塊，然后在一塊芯片上有效集成，從而構(gòu)成一個(gè)功能強(qiáng)大的系統(tǒng)，即SOC。IP（IntellectualProperty）是目前電子技術(shù)中的一個(gè)新技術(shù)，其含義是知識(shí)產(chǎn)權(quán)。它為SOC的設(shè)計(jì)提供了有效的途徑，是SOC的技術(shù)支撐。在國(guó)家高技術(shù)研究發(fā)展的863計(jì)劃中，SOC作為微電子重大專項(xiàng)已列入了信息技術(shù)領(lǐng)域的重大專項(xiàng)啟動(dòng)項(xiàng)目中，在若干關(guān)鍵IP核的開發(fā)、軟硬件協(xié)同設(shè)計(jì)、IP復(fù)用、VDSM設(shè)計(jì)、新工藝新器件等方面都布置了預(yù)研性課題。其中IP核的設(shè)計(jì)和制造是SOC技術(shù)中最為關(guān)鍵的部分，CPU的IP核是構(gòu)成SOC技術(shù)的核心，開發(fā)出具有自主知識(shí)產(chǎn)權(quán)的CPUIP核對(duì)我國(guó)在電子設(shè)計(jì)技術(shù)方面跟上世界先進(jìn)的步伐，提高信息產(chǎn)業(yè)在世界上的核心競(jìng)爭(zhēng)力和效益具有重大意義。在國(guó)內(nèi)，基于SOC的CPU設(shè)計(jì)研究很少有人涉足。雖然市場(chǎng)上應(yīng)用較為廣泛的微控制器、嵌入式處理器、計(jì)算機(jī)中的CPU等都有了很成熟的產(chǎn)品，但這些產(chǎn)品主要靠從國(guó)外引進(jìn)，技術(shù)基礎(chǔ)比較薄弱。中芯微系統(tǒng)公司生產(chǎn)出我國(guó)第一個(gè)具有自主知識(shí)產(chǎn)權(quán)的實(shí)用化32位嵌入式CPU芯片“方舟一號(hào)”，這表明我國(guó)的RISCCPU設(shè)計(jì)在嵌入式領(lǐng)域達(dá)到了先進(jìn)水平。我國(guó)信息產(chǎn)業(yè)從此告別了無(wú)“芯”的時(shí)代。這是我國(guó)在CPU設(shè)計(jì)走出的第一步。雖然取得了很大的成績(jī)，但是也應(yīng)看到與國(guó)際先進(jìn)水平還有一定的差距。在國(guó)外，SOC的IP核研究發(fā)展速度極快，技術(shù)也日趨成熟。對(duì)于CPU的研究設(shè)計(jì)更是領(lǐng)先于國(guó)內(nèi)幾十年。而且CPU的處理能力提升很快，由8位、16位升級(jí)到32位、64位，掌上電腦、PDA、電腦手機(jī)、電腦汽車等新產(chǎn)品層出不窮，產(chǎn)業(yè)規(guī)模日益壯大。而基于FPGA的CPU設(shè)計(jì)及實(shí)現(xiàn)技術(shù)更被許多高等學(xué)院列為重點(diǎn)研究項(xiàng)目，也取得了很大的研究成果?，F(xiàn)在實(shí)驗(yàn)室正從事家電產(chǎn)品的研發(fā)，把片上系統(tǒng)應(yīng)用到家電產(chǎn)品中，這樣可以降低成本、減小體積和功耗，同時(shí)還具有很好的保密性。由于實(shí)驗(yàn)室以前都是基于MCS51產(chǎn)品的開發(fā)，所以開發(fā)MCS51的IP核具有很好的應(yīng)用前景。1.2研究?jī)?nèi)容及設(shè)計(jì)目標(biāo)本文主要研究如何在熟悉FPGA設(shè)計(jì)的基礎(chǔ)上，利用VerilogHDL（硬件描述語(yǔ)言）編碼實(shí)現(xiàn)MCS51算術(shù)邏輯運(yùn)算單元的所有功能，并利用仿真工具對(duì)所實(shí)現(xiàn)的運(yùn)算器進(jìn)行仿真驗(yàn)證和綜合。課題的設(shè)計(jì)目標(biāo)為利用編碼實(shí)現(xiàn)MCS51算術(shù)邏輯運(yùn)算單元，并對(duì)所設(shè)計(jì)的單元進(jìn)行行為仿真、功能仿真以及綜合驗(yàn)證，同時(shí)對(duì)設(shè)計(jì)單元進(jìn)行針對(duì)性的測(cè)試，以證明其健壯性和實(shí)用性。第2章定點(diǎn)運(yùn)算器研究現(xiàn)狀定點(diǎn)運(yùn)算器部件主要包括：加法器、乘法器和除法器。本章將對(duì)乘法器和除法器設(shè)計(jì)的相關(guān)技術(shù)以及國(guó)內(nèi)外研究狀況進(jìn)行詳細(xì)介紹，而為了便于后續(xù)章節(jié)的具體說(shuō)明，加法器設(shè)計(jì)的技術(shù)將在后面應(yīng)用時(shí)介紹。2.1乘法器設(shè)計(jì)的研究現(xiàn)狀乘法器是定點(diǎn)處理器的主要組成部分，其速度是影響CPU速度的關(guān)鍵因素。同時(shí)，乘法器也是數(shù)字信號(hào)處理（DSP）、系統(tǒng)級(jí)芯片（SOC）的關(guān)鍵部件。在最新的處理器中，乘法器除了直接作為運(yùn)算部件外，還用于加速地址轉(zhuǎn)換、數(shù)組尋址和其他整數(shù)操作。隨著科研生產(chǎn)對(duì)運(yùn)算速度要求的提高，對(duì)乘法器性能的要求也在不斷地提升。BOOTH算法、WALLACE樹、CLA等技術(shù)的出現(xiàn)也使得乘法器設(shè)計(jì)的技術(shù)日益成熟。而不同的應(yīng)用背景又要求在不同的算法和實(shí)現(xiàn)之間進(jìn)行選擇，權(quán)衡電路規(guī)模和性能，達(dá)到特定條件下的最優(yōu)設(shè)計(jì)。1.乘法器的體系結(jié)構(gòu)所有的乘法器都有同樣的處理過(guò)程，首先生成部分積，然后把這些部分積相加得到乘積。不同的乘法算法之間的差別在于它們是怎樣產(chǎn)生部分積，然后怎么樣把這些部分積相加得到最終的乘積。在這些方案之間選擇是一個(gè)對(duì)性能和實(shí)現(xiàn)代價(jià)的取舍過(guò)程。最簡(jiǎn)單的方法是使用一個(gè)如圖2.1所示的迭代結(jié)構(gòu)逐個(gè)把一系列的部分積相加。在這個(gè)結(jié)構(gòu)中，每一個(gè)時(shí)鐘周期產(chǎn)生一個(gè)部分積，然后把不同的時(shí)鐘周期產(chǎn)生的部分積累加得到最終結(jié)果，這個(gè)結(jié)構(gòu)中的部分積產(chǎn)生的電路一般用與門構(gòu)成，乘數(shù)有多少位就產(chǎn)生多少個(gè)部分積。這個(gè)結(jié)構(gòu)中的部分積累加電路由一個(gè)移位器和一個(gè)累加器構(gòu)成，通過(guò)移位器把以前周期累加的結(jié)果移位，然后用累加器把當(dāng)前周期產(chǎn)生的部分積和移位后的以前周期累加的結(jié)果累加。由于這個(gè)結(jié)構(gòu)每次只能產(chǎn)生和累計(jì)一個(gè)部分積，并且部分積的個(gè)數(shù)就等于操作數(shù)的個(gè)數(shù)，所以使用這個(gè)結(jié)果得到的部分積的周期數(shù)比較多，但是由于實(shí)現(xiàn)起來(lái)比較簡(jiǎn)單，所以每個(gè)周期所需要的時(shí)間少，比較容易得到高的頻率。如果乘法器是作為系統(tǒng)的一個(gè)部件并且整個(gè)系統(tǒng)使用同樣的時(shí)鐘信號(hào)，那么乘法器的頻率就受制于系統(tǒng)的其他部分，這時(shí)只剩下實(shí)現(xiàn)電路簡(jiǎn)單這個(gè)優(yōu)點(diǎn)了，高的時(shí)鐘頻率就沒(méi)法表現(xiàn)出來(lái)。被乘數(shù)寄存器部分積產(chǎn)生電路加法器乘積寄存器乘數(shù)（移位）寄存器右移時(shí)鐘信號(hào)圖2.1迭代式乘法器的結(jié)構(gòu)由于乘法器單獨(dú)使用的概率很小，很多情況下都是作為大系統(tǒng)的一個(gè)部件，因此首先需要減少一次乘法所需要的周期數(shù)。最直接的方法就是在圖2.1中設(shè)置多套部分積生成電路和加法器，在一個(gè)周期中并行的產(chǎn)生多個(gè)部分積，然后把這些部分積串行的和以前周期累加的結(jié)果相加，具體的結(jié)構(gòu)如圖2.2所示。實(shí)際上，這個(gè)結(jié)構(gòu)就是對(duì)上一結(jié)構(gòu)的迭代過(guò)程進(jìn)行部分展開，所以它需要更多的硬件資源，它也會(huì)在一個(gè)周期內(nèi)產(chǎn)生更多的延時(shí)。被乘數(shù)寄存器部分積產(chǎn)生電路加法器部分積產(chǎn)生電路加法器部分積產(chǎn)生電路加法器乘積寄存器乘數(shù)（移位）寄存器右移右移右移時(shí)鐘信號(hào)圖2.2部分展開的迭代式的乘法器結(jié)構(gòu)如果合適的選擇迭代展開的規(guī)模，使乘法器的頻率和整個(gè)系統(tǒng)的頻率相匹配，這樣可以在不降低整個(gè)系統(tǒng)頻率的前提下，提高乘法器的性能，從而提高整個(gè)