EDA技術(shù)的基本概念

1 EDA技術(shù)的基本概念（什么是EDA技術(shù)，EDA做什么 EDA即電子設(shè)計自動化，是Electronic Design Automation的英文縮寫。 EDA技術(shù)是在電子CAD技術(shù)基礎(chǔ)上發(fā)展起來的計算機軟件系統(tǒng)，是指以計算機為工作平臺，融合了應(yīng)用電子技術(shù)、計算機技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動設(shè)計。具體講就是： 以大規(guī)?？删幊踢壿嬈骷樵O(shè)計載體以硬件描述語言HDL(Hardware Description Language)為系統(tǒng)邏輯描述的主要表達(dá)方式以計算機、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實驗開發(fā)系統(tǒng)為設(shè)計工具自動完成用軟件的方式設(shè)計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合、 優(yōu)化、邏輯布局布線、邏輯仿真直至完成對于特定目標(biāo)芯片適配編譯、邏輯映射、編程下載等工作最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒? EDA技術(shù)開發(fā)流程設(shè)計輸入硬件描述語言文本輸入 這種方式與傳統(tǒng)的計算機軟件語言編輯輸入基本一致，就是將使用了某種硬件描述語言（HDL）的電路設(shè)計文本，如VHDL或Verilog的源程序，進(jìn)行編輯輸入。 仿真 讓計算機根據(jù)一定的算法和一定的仿真庫對EDA設(shè)計進(jìn)行模擬，以驗證設(shè)計排除錯誤。分為功能仿真和時序仿真兩種不同級別的仿真測試 綜合 綜合器不是機械的一對一翻譯根據(jù)設(shè)計庫、工藝庫以及預(yù)先設(shè)置的各類約束條件選擇最優(yōu)的方式完成電路結(jié)構(gòu)的形成。是選擇一種能充分滿足各項約束條件且最低成本的實現(xiàn)方案。 適配 適配器也稱結(jié)構(gòu)綜合器，功能是將綜合產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的文件。 下載和硬件測試 把適配器生成的下載或配置文件，通過編程器或編程電纜向FPGA或CPLD進(jìn)行下載，以便進(jìn)行硬件調(diào)試和驗證。3 IP核基本概念介紹 就是知識產(chǎn)權(quán)核或知識產(chǎn)權(quán)模塊的意思，即用于ASIC或FPGA/CPLD中的預(yù)先設(shè)計好的電路模塊，分為軟IP、固IP和硬IP。4名詞解釋：EDA CAD CAE SOC SOPC FPGA CPLD HDL VHDL IP ASIC5 條件賦值語句實現(xiàn)3-8譯碼器、三人表決器；學(xué)號末位奇偶校驗位輸出器設(shè)計6 進(jìn)程 由信號的變化觸發(fā)某電路的工作過程，就是進(jìn)程。 這個信號對進(jìn)程來說就是敏感信號。7設(shè)計一個4位計數(shù)器LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY counter4 IS PORT ( CLK: IN STD_LOGIC; Cout: OUT STD_LOGIC_VECTOR (3 DOWNTO 0);END ENTITY counter4;ARCHITECTURE rtl OF counter4 IS SIGNAL Ctr_in4: STD_LOGIC_VECTOR (3 DOWNTO 0) := “0000”;BEGINCTR_P: Process(CLK)BeginIf CLKevent and CLK = 1 then Ctr_in4 = Ctr_in4 + 1;End if;End process;Cout x ( 3 downto 0), y = y (3 downto 0),cin = Cin, sum=Sum(3 downto 0), Cout = carry);c1: adder PORT MAP (x =x ( 7 downto 4), y = y (7 downto 4), cin = carry, sum=Sum(7 downto 4), Cout = Cout );END ARCHITECTURE structural;16 四選一17 4位計數(shù)器LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY counter4 IS PORT ( CLK: IN STD_LOGIC; Cout: OUT STD_LOGIC_VECTOR (3 DOWNTO 0);END ENTITY counter4;ARCHITECTURE rtl OF counter4 IS SIGNAL Ctr_in4: STD_LOGIC_VECTOR (3 DOWNTO 0) := “0000”;BEGINCTR_P: Process(CLK)BeginIf CLKevent and CLK = 1 then Ctr_in4 = Ctr_in4 + 1;End if;End process;Cout 3 then b=1; c=0; else b=0; c=1;end if;end process;end architecture number;四位加法器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_arith.all;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY adder4 ISPORT(C4: IN STD_LOGIC; A4: IN STD_LOGIC_VECTOR(3 DOWNTO 0); B4: IN STD_LOGIC_VECTOR(3 DOWNTO 0); S4: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO4: OUT STD_LOGIC);END ENTITY adder4;ARCHITECTURE ART OF adder4 ISSIGNAL S5: STD_LOGIC_VECTOR(4 DOWNTO 0);SIG