青島科技大學(xué)數(shù)電11第2節(jié)電平觸發(fā)的觸發(fā)器.ppt

1,11.3 同步RS觸發(fā)器,電路結(jié)構(gòu)與工作原理,觸發(fā)方式的動(dòng)作特點(diǎn),下頁(yè),總目錄,2,11.3、同步RS觸發(fā)器,實(shí)際工作中，觸發(fā)器的工作狀態(tài)不僅要由觸發(fā)輸入信號(hào)決定，而且要求按照一定的節(jié)拍工作。為此，需要增加一個(gè)時(shí)鐘控制端 CLK。,具有時(shí)鐘脈沖控制的多個(gè)觸發(fā)器稱為同步觸發(fā)器。,3,一. 電路結(jié)構(gòu)與工作原理,2.工作原理, CLK = 0 時(shí)，G3、G4 被封鎖，輸入信號(hào) R、S 不起作用?；?SR 鎖存 器的輸入均為 1，觸發(fā)器 狀態(tài)保持不變。, CLK = 1 時(shí)，G3、G4 解除封鎖，將輸入信號(hào) R 和 S 取非后送至基本 SR鎖存器的輸入端。,基本 SR 鎖存器,增加了由時(shí)鐘 CLK 控制的門 G3、G4,1.同步SR觸發(fā)器電路結(jié)構(gòu),4,3. 邏輯功能與邏輯符號(hào),輸出不定(禁用),置 0,置 1,保持原狀態(tài),CLK=0：狀態(tài)不變,高電平有效,CLK = 1時(shí)與基本RS 觸發(fā)器的特性表相同,*CLK回到低電平后狀態(tài)不定,S,R,5,(1)只有當(dāng)CLK = 1時(shí)，輸入信號(hào) S和R的變化才能引起觸發(fā)器輸出狀態(tài)的變化。, (2) CLK = 1的全部時(shí)間里，輸入信號(hào) R 和S的變化都可能引起 觸發(fā)器輸出端狀態(tài)的變化。,二、同步RS觸發(fā)器的動(dòng)作特點(diǎn),這降低了電路的抗干擾能力。,6,下頁(yè),返回,上頁(yè),例11.3.1 已知電平觸發(fā)SR觸發(fā)器的輸入波形如圖所示，畫出Q和Q端的電壓波形。假定觸發(fā)器的初始狀態(tài)為Q=0。,7,下頁(yè),返回,上頁(yè),D型觸存器,數(shù)據(jù)輸入端,控制端,特點(diǎn)：Q* 跟隨 D 信號(hào),8,下頁(yè),返回,上頁(yè),CMOS傳輸門（TG）,時(shí)，傳輸門導(dǎo)通。,時(shí)，傳輸門截止。,控制電壓為互補(bǔ)信號(hào)，如C=0，C=1,雙向器件,9,下頁(yè),返回,上頁(yè),在CMOS電路中，經(jīng)常利用CMOS傳輸門組成電平觸發(fā)D觸發(fā)器。,因?yàn)樵贑LK的有效電平期間輸出狀態(tài)始終跟隨輸入狀態(tài)變化，輸出與輸入的狀態(tài)相同，所以又將這個(gè)電路稱為“透明的D型鎖存器”。,10,返回,例11.2.2 若用CMOS傳輸門組成的電平觸發(fā)D觸發(fā)器的CLK和輸入端D的電壓波形如右圖中所給出，畫出Q和Q端的電壓波形。假定觸發(fā)器的初始狀態(tài)為Q=0,上頁(yè),同步觸發(fā)器在