畢業(yè)設(shè)計(jì)（論文）-基于FPGA與色敏傳感器的顏色識(shí)別系統(tǒng)（數(shù)字部分） .doc

本科畢業(yè)論文（設(shè)計(jì)） 題 目 基于 fpga 與色敏傳感器的顏色識(shí)別系統(tǒng) （數(shù)字部分） 指導(dǎo)教師 職稱 學(xué)生姓名 學(xué)號(hào) 專 業(yè) 自動(dòng)化 班級(jí) （1） 院 （系）電子信息工程學(xué)院電子工程系 完成時(shí)間 i 基于 fpga 與色敏傳感器的顏色識(shí)別系統(tǒng)（數(shù)字部分） 摘要 本論文主要介紹了顏色識(shí)別系統(tǒng)， 本顏色識(shí)別系統(tǒng)主要實(shí)現(xiàn)對(duì)幾種典型 顏色的自動(dòng)識(shí)別.本設(shè)計(jì)基于 fpga 與色敏傳感器來實(shí)現(xiàn),包括模擬和數(shù)字兩個(gè) 主要部分.模擬部分主要負(fù)責(zé)顏色信號(hào)的采集、放大,采集信號(hào)使用 cls9032 單 晶硅雙結(jié)型色敏傳感器;數(shù)字部分主要負(fù)責(zé)顏色信號(hào)的處理和識(shí)別,也是本設(shè)計(jì)的 核心部分，硬件使用 altera 公司的 niosii 處理器 fpga 系統(tǒng)組建,軟件使用 vhdl 語言編程。數(shù)字部分用到的核心部件是 fpga，不同于單片機(jī)。單片機(jī) （如 8051 系統(tǒng)）每條指令都需要 12 個(gè)振蕩周期，fpga 只需要 2 個(gè)振蕩周期， 所以同樣條件下，fpga 有更快的運(yùn)行速度，這也是本設(shè)計(jì)的創(chuàng)新之處。 關(guān)鍵詞關(guān)鍵詞：顏色傳感器；fpga；vhdl 語言； sensitive sensors based on fpga with color color identification system (digital ii part) abstract this paper introduces color identification system, the primary color identification system to realize the automatic recognition of typical color. the design is based on sopc technology, the use niosii soft-core processor, including analog and digital two main parts. simulate some of the major responsible for the color signal acquisition, amplification, signal acquisition using cls9032 silicon color sensor with double-junction sensor; digital part is mainly responsible for the color signal processing and identification, the hardware using alteras niosii processor system formed, the software programming using vhdl language. digital part of the core component is used in fpga, different from the mcu. microcontroller (such as the 8051 system) each instruction requires 12 oscillation period, fpga only two oscillation period, so the same conditions, fpga with a faster speed, which is also the design innovations. keywords:color sensor ; fpga; vhdl language； 目 錄 iii 摘要i abstractii 第 1 章 緒 論1 第 2 章 eda 技術(shù)與 vhdl1 2.1 eda 技術(shù)1 2.1.1 eda 技術(shù)的含義1 2.1.2 eda 技術(shù)的發(fā)展歷史2 2.1.3 eda 技術(shù)的基本特征2 2.1.4 eda 技術(shù)的主要內(nèi)容3 2.1.5 eda 技術(shù)的設(shè)計(jì)流程5 2.2 vhdl 硬件描述語言7 2.2.1 vhdl 的特點(diǎn)7 2.2.2 vhdl 語言基礎(chǔ)知識(shí)8 第 3 章 色敏傳感器與 fpga 的簡(jiǎn)單介紹14 3.1 色敏傳感器14 3.2 fpga15 3.3 a/d16 第四章 基于 fpga 與色敏傳感器的顏色識(shí)別系統(tǒng)（數(shù)字部分） 16 4.1 設(shè)計(jì)原理及工作要求16 4.2 模擬部分17 4.3 數(shù)字部分（重要）17 4.4 altera quartus ii 壞境下的仿真19 結(jié)束語20 致謝21 iv 參考文獻(xiàn)22 （附 錄）23 1 第 1 章 緒 論（稍增加一些內(nèi)容，緒 論中主要寫論文的設(shè)計(jì)背景，意義，設(shè)計(jì)內(nèi)容及預(yù)期目標(biāo)） 在當(dāng)今的社會(huì)生活中，顏色識(shí)別得到越來越廣泛的應(yīng)用。各個(gè)領(lǐng)域的廣泛 應(yīng)用需求使顏色識(shí)別技術(shù)有了長足的發(fā)展，結(jié)合其他技術(shù)，可為工業(yè)控制、產(chǎn) 品制造等多個(gè)行業(yè)更好地服務(wù)。目前，顏色識(shí)別技術(shù)主要是通過結(jié)構(gòu)簡(jiǎn)單、使 用方便的單片機(jī)來實(shí)現(xiàn)，而本設(shè)計(jì)選用 fpga 來實(shí)現(xiàn)，該系統(tǒng)可應(yīng)用于印染、 油漆、汽車等行業(yè)，也可以裝在自動(dòng)生產(chǎn)線上對(duì)產(chǎn)品的顏色進(jìn)行監(jiān)測(cè)。這樣選 擇的好處有以下幾點(diǎn)： fpga 芯片是并行運(yùn)算的，每個(gè)振蕩周期都可以執(zhí)行任務(wù)，而單片機(jī) (如 8051 系列)的每條指令都需要 12 個(gè)振蕩周期。例如，單片機(jī) io 端口的變 化最快也需要 24 個(gè)振蕩周期，而 fpga 只需要 2 個(gè)振蕩周期，所以同樣的振蕩 周期下，fpga 速度更快。 fpga 有豐富的 io 資源(一般有數(shù)百個(gè) io 口)，容易實(shí)現(xiàn)大規(guī)模系 統(tǒng)，可以方便地連接外設(shè)(比如多路 ad、da 等)。而單片機(jī)的 io 口有 限，要進(jìn)行仔細(xì)的資源分配、總線隔離。 fpga 可以進(jìn)行硬件重構(gòu)，在功能擴(kuò)展或性能改善方面也非常容易。 本設(shè)計(jì)選用了 altera 公司的：niosli 軟核，使用 sopc 的軟硬件綜合解決 方案。與傳統(tǒng)的設(shè)計(jì)方法完全不同，從硬件和軟件整體設(shè)計(jì)上進(jìn)行了極大的改 進(jìn)，使硬件電路更加簡(jiǎn)單、有效、易于理解，軟件設(shè)計(jì)更輕松、可移植性更強(qiáng)。 第 2 章 eda 技術(shù)與 vhdl（刪減第二章的內(nèi)容，篇幅不能超 過 4 頁，且第二章不能只介紹 eda 相關(guān)的內(nèi)容，你論文中用到 的傳感器類的相關(guān)知識(shí)也可以稍微描述一下，總體篇幅要不超 過 4 頁） 2.1 eda 技術(shù) 2.1.1 eda 技術(shù)的含義 eda 即電子設(shè)計(jì)自動(dòng)化，是 electronic design automation 的英文縮寫。其 發(fā)展歷程可分為：（1）手工設(shè)計(jì)階段（2）早期電子 cad 技術(shù)（3）電子設(shè)計(jì) 自動(dòng)化(eda)技術(shù)（4）soc、esda 設(shè)計(jì)技術(shù)。 （其中 soc：system on a chip，esda：electronic system design automation） 它有廣義和狹義兩種定義方式，其廣義定義范圍包括：半導(dǎo)體工藝設(shè)計(jì)自 動(dòng)化、可編程器件設(shè)計(jì)自動(dòng)化、電子系統(tǒng)設(shè)計(jì)自動(dòng)化、印刷電路板設(shè)計(jì)自動(dòng)化、 仿真與測(cè)試、故障診斷自動(dòng)化、形式驗(yàn)證自動(dòng)化，這些都通稱為 eda 工程。 2 eda 技術(shù)的狹義定義為以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述 語言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊唐骷拈_發(fā)軟 件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，自動(dòng)完成用軟件方式描述的電子系統(tǒng)到硬件系 統(tǒng)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、布局布線、邏輯仿真， 直至完成對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形 成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T多學(xué)科融合的新技術(shù)。 2.1.2 eda 技術(shù)的發(fā)展歷史 20 世紀(jì) 90 年代，國際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國家，一直在積極探 索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取 得了巨大成功。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如 cpld、fpga）的應(yīng) 用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。這 些器件可以通過軟件編程而對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件 的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng) 設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)計(jì)觀念，促進(jìn)了 eda 技術(shù)的迅速發(fā)展。 eda 是電子設(shè)計(jì)自動(dòng)化（electronic design automation）的縮寫，在 20 世紀(jì) 90 年代初從計(jì)算機(jī)輔助設(shè)計(jì)（cad）、計(jì)算機(jī)輔助制造（cam）、計(jì)算 機(jī)輔助測(cè)試（cat）和計(jì)算機(jī)輔助工程（cae）的概念發(fā)展而來的。eda 技術(shù) 就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在 eda 軟件平臺(tái)上，用硬件描述語言 hdl 完成 設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布 局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等 工作。eda 技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可*性，減輕了設(shè)計(jì) 者的勞動(dòng)強(qiáng)度。 2.1.3 eda 技術(shù)的基本特征 eda 代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計(jì) 人員按照“自頂向下”的設(shè)計(jì)方法，對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng) 的關(guān)鍵電路用一片或幾片專用集成電路（asic）實(shí)現(xiàn)，然后采用硬件描述語言 （hdl）完成系統(tǒng)行為級(jí)設(shè)計(jì)，最后通過綜合器和適配器生成最終的目標(biāo)器件， 這樣的設(shè)計(jì)方法被稱為高層次的電子設(shè)計(jì)方法。下面介紹與 eda 基本特征有關(guān) 的幾個(gè)概念。 1“自頂向下”的設(shè)計(jì)方法。10 年前，電子設(shè)計(jì)的基本思路還是選用標(biāo)準(zhǔn) 集成電路“自底向上”地構(gòu)造出一個(gè)新的系統(tǒng)，這樣的設(shè)計(jì)方法就如同一磚一瓦 建造金字塔，不僅效率低、成本高而且容易出錯(cuò)。 高層次設(shè)計(jì)是一種“自頂向 下”的全新設(shè)計(jì)方法，這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)人手，在頂層進(jìn)行功能方框 3 圖的劃分和結(jié)構(gòu)設(shè)計(jì)。在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件描述語言對(duì)高 層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證。然后，用綜合優(yōu)化工具生成 具體門電路的網(wǎng)絡(luò)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐贰?由于設(shè)計(jì)的主要仿真和調(diào)試過程是在高層次上完成的，這既有利于早期發(fā)現(xiàn)結(jié) 構(gòu)設(shè)計(jì)上的錯(cuò)誤，避燃計(jì)工作的浪費(fèi)，又減少了邏輯功能仿真的工作量，提高 了設(shè)計(jì)的一次成功率。 2asic 設(shè)計(jì)?，F(xiàn)代電子產(chǎn)品的復(fù)雜度日益提高，一個(gè)電子系統(tǒng)可能由 數(shù)萬個(gè)中小規(guī)模集成電路構(gòu)成，這就帶來了體積大、功耗大、可靠性差的問題。 解決這一問題的有效方法就是采用 asic 芯片進(jìn)行設(shè)計(jì)。asic 按照設(shè)計(jì)方法的 不同可分為全定制 asic、半定制 asc 和可紀(jì)程 asic（也稱為可編程邏輯器 件）。 設(shè)計(jì)全定制 asic 芯片時(shí)，設(shè)計(jì)師要定義芯片上所有晶體管的幾何圖形和工藝 規(guī)則，最后將設(shè)計(jì)結(jié)果交由 m 廠家去進(jìn)行格模制造，做出產(chǎn)品。這種設(shè)計(jì)方法 的優(yōu)點(diǎn)是芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低，而缺 點(diǎn)是開發(fā)周期長，費(fèi)用高，只適合大批量產(chǎn)品開發(fā)。 半定制 asic 芯片的版圖 設(shè)計(jì)方法分為門陣列設(shè)計(jì)法和標(biāo)準(zhǔn)單元設(shè)計(jì)法，這兩種方法都是約束性的設(shè)計(jì) 方法，其主要目的就是簡(jiǎn)化設(shè)計(jì)，以犧牲芯片性能為代價(jià)來縮短開發(fā)時(shí)間。 2.1.4 eda 技術(shù)的主要內(nèi)容 eda 技術(shù)涉及面廣，內(nèi)容豐富，從教學(xué)和實(shí)用的角度看，主要應(yīng)掌握如 下四個(gè)方面的內(nèi)容：（1）大規(guī)?？删幊踢壿嬈骷?；（2）硬件描述語言；（3） 軟件開發(fā)工具；（4）實(shí)驗(yàn)開發(fā)系統(tǒng)。其中，大規(guī)模可編程邏輯器件是利用 eda 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的載體，硬件描述語言是利用 eda 技術(shù)進(jìn)行電子 系統(tǒng)設(shè)計(jì)的主要表達(dá)手段，軟件開發(fā)工具是利用 eda 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的 智能化的自動(dòng)設(shè)計(jì)工具，實(shí)驗(yàn)開發(fā)系統(tǒng)則是利用 eda 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的 下載工具及硬件驗(yàn)證工具。 (1) 大規(guī)?？删幊踢壿嬈骷?可編程邏輯器件（簡(jiǎn)稱 pld）是一種由用戶編程以實(shí)現(xiàn)某種邏輯功能的 新型邏輯器件。fpga 和 cpld 分別是現(xiàn)場(chǎng)可編程門陣列和復(fù)雜可編程邏輯器 件的簡(jiǎn)稱，現(xiàn)在，fpga 和 cpld 器件的應(yīng)用已十分廣泛，它們將隨著 eda 技 術(shù)的發(fā)展而成為電子設(shè)計(jì)領(lǐng)域的重要角色。國際上生產(chǎn) fpga/cpld 的主流公 司，并且在國內(nèi)占有市場(chǎng)份額較大的主要是 xilinx, altera, lattice 三家公司。 xilinx 公司的 fpga 器件有 xc2000,xc3000,xc4000,xc4000e,xc4000xla, xc5200 系列等，可用門數(shù)為 120018000；altera 公司的 cpld 器件有 flex600,flex8000,flex10k,flex10ke 系列等，提供門數(shù)為 500025000;lattice 公司的 isp-pld 器件有 isplsi1000, isplsi2000, isplsi3000, isplsi6000 系列等，集成度多達(dá) 25000 個(gè) pld 等效門。 fpga 在結(jié)構(gòu)上主要分為三個(gè)部分，即可編程邏輯單元，可編程輸入/輸出 單元和可編程連線三個(gè)部分。cpld 在結(jié)構(gòu)上主要包括三個(gè)部分，即可編程宏 單元，可編程輸入/輸出單元和可編程內(nèi)部連線。 4 高集成度、高速度和高可靠性是 fpga/cpld 最明顯的特點(diǎn)，其時(shí)鐘延時(shí) 可小至 ns 級(jí)，結(jié)合其并行工作方式，在超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測(cè)控方面有著非 常廣闊的應(yīng)用前景。在高可靠應(yīng)用領(lǐng)域，如果設(shè)計(jì)得當(dāng)，將不會(huì)存在類似于 mcu 的復(fù)位不可靠和 pc 可能跑飛等問題。fpga/cpld 的高可靠性還表現(xiàn)在 幾乎可將整個(gè)系統(tǒng)下載于同一芯片中，實(shí)現(xiàn)所謂片上系統(tǒng)，從而大大縮小了體 積，易于管理和屏蔽。 由于 fpga/cpld 的集成規(guī)模非常大，可利用先進(jìn)的 eda 工具進(jìn)行電子 系統(tǒng)設(shè)計(jì)和產(chǎn)品開發(fā)。由于開發(fā)工具的通用性、設(shè)計(jì)語言的標(biāo)準(zhǔn)化以及設(shè)計(jì)過 程幾乎與所用器件的硬件結(jié)構(gòu)沒有關(guān)系，因而設(shè)計(jì)開發(fā)成功的各類邏輯功能塊 軟件有很好的兼容性和可移植性。它幾乎可用于任何型號(hào)和規(guī)模 fpga/cpld 中，從而使得產(chǎn)品設(shè)計(jì)效率大幅度提高?？梢栽诤芏虝r(shí)間內(nèi)完成十分復(fù)雜的系 統(tǒng)設(shè)計(jì)，這正是產(chǎn)品快速進(jìn)入市場(chǎng)最寶貴的特征。美國 it 公司認(rèn)為，一個(gè) asic80%的功能可用于 ip 核等現(xiàn)成邏輯合成。而未來大系統(tǒng)的 fpga/cpld 設(shè) 計(jì)僅僅各類再應(yīng)用邏輯與 ip 核（core）的拼裝，其設(shè)計(jì)周期將更短。 與 asic 設(shè)計(jì)相比，fpga/cpld 顯著的優(yōu)勢(shì)是開發(fā)周期短、投資風(fēng)險(xiǎn)小、 產(chǎn)品上市速度快、市場(chǎng)適應(yīng)能力強(qiáng)核硬件升級(jí)回旋余地大，而且當(dāng)產(chǎn)品定型核 產(chǎn)量擴(kuò)大后，可將在生產(chǎn)中達(dá)到充分檢驗(yàn)的 vhdl 設(shè)計(jì)迅速實(shí)現(xiàn) asic 投產(chǎn)。 對(duì)于一個(gè)開發(fā)項(xiàng)目，究竟是選擇 fpga 還是選擇 cpld 呢？主要看開發(fā) 項(xiàng)目本身的需要。對(duì)于普通規(guī)模，且產(chǎn)量不是很大的產(chǎn)品項(xiàng)目，通常使用 cpld 比較好。對(duì)于大規(guī)模的邏輯設(shè)計(jì) asic 設(shè)計(jì)，或單片系統(tǒng)設(shè)計(jì)，則多采用 fpga。另外，fpga 掉電后將丟失原有的邏輯信息，所以在使用中需要為 fpga 芯片配置一個(gè)專用 rom。 （2）硬件描述語言（hdl) 常用的硬件描述語言有 vhdl、verilog、abel。 vhdl：作為 ieee 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，在電子工程領(lǐng)域，已成為 事實(shí)上的通用硬件描述語言。 verilog：支持的 eda 工具較多，適用于 rtl 級(jí)核門電路級(jí)的描述，其綜 合過程較 vhdl 稍簡(jiǎn)單，但其在高級(jí)描述方面不如 vhdl。 abel：一種支持各種不同輸入方式的 hdl，被廣泛于各種可編程邏輯器 件的邏輯功能設(shè)計(jì)，由于其語言描述的獨(dú)立性，因而適用于各種不同規(guī)模的可 編程器件的設(shè)計(jì)。 有專家認(rèn)為，在新世紀(jì)中，vhdl 與 verilog 語言將承擔(dān)幾乎全部的數(shù)字 系統(tǒng)設(shè)計(jì)任務(wù)。 （3）軟件開發(fā)工具 目前比較流行的、主流廠家的 eda 的軟件工具有 altera 的 max+plus ii 、lattice 的 ispexpert、xilinx 的 foundation series。 max+plus ii：支持原理圖、vhdl 和 verilog 語言文本文件，以及以波形 與 edif 等格式的文件作為設(shè)計(jì)輸入，并支持這些文件的任意混合設(shè)計(jì)。它具 有門級(jí)仿真器，可以進(jìn)行功能仿真和時(shí)序仿真，能夠產(chǎn)生精確的仿真結(jié)果。在 適配之后，max+plus ii 生成供時(shí)序仿真用的 edif、vhdl 和 verilog 這三種 5 不同格式的網(wǎng)表文件，它界面友好，使用便捷，被譽(yù)為業(yè)界最易學(xué)易用的 eda 軟件，并支持主流的第三方 eda 工具，支持除 apex20k 系列之外的所有 altera 公司的 fpga/cpld 大規(guī)模邏輯器件。 ispexpert：ispexpert system 是 ispexpert 的主要集成環(huán)境。通過它 可以進(jìn)行 vhdl、verilog 及 abel 語言的設(shè)計(jì)輸入、綜合、適配、仿真和在系 統(tǒng)下載。ispexpert system 是目前流行的 eda 軟件中最容易掌握的設(shè)計(jì)工具 之一，它界面友好，操作方便，功能強(qiáng)大，并與第三方 eda 工具兼容良好。 foundation series：xilinx 公司最新集成開發(fā)的 eda 工具。它采用自動(dòng)化 的、完整的集成設(shè)計(jì)環(huán)境。foundation 項(xiàng)目管理器集成了 xilinx 實(shí)現(xiàn)工具，并 包含了強(qiáng)大的 synopsys fpga express 綜合系統(tǒng)，是業(yè)界最強(qiáng)大的 eda 設(shè)計(jì)工 具之一。 （4）實(shí)驗(yàn)開發(fā)系統(tǒng) 提供芯片下載電路及 eda 實(shí)驗(yàn)/開發(fā)的外圍資源（類似于用于單片機(jī)開發(fā) 的仿真器） ，供硬件驗(yàn)證用。一般包括：a）實(shí)驗(yàn)或開發(fā)所需的各類基本信號(hào)發(fā) 生模塊，包括時(shí)鐘、脈沖、高低電平等；b）fpga/cpld 輸出信息顯示模塊， 包括數(shù)據(jù)顯示、發(fā)光管顯示、聲響指示等；c）監(jiān)控程序模塊，提供“電路重構(gòu) 軟配置”；d）目標(biāo)芯片適配座以及上面的 fpga/cpld 目標(biāo)芯片和編程下載電 路。 2.1.5 eda 技術(shù)的設(shè)計(jì)流程 可以從傳統(tǒng)設(shè)計(jì)方法和 eda 設(shè)計(jì)方法的區(qū)別說明eda 設(shè)計(jì)方法 的優(yōu)勢(shì)： （1 1）設(shè)設(shè)計(jì)計(jì)思思想想不不同同： （2）eda 是采用自上而下（top - down)的設(shè)計(jì)方法。 自上而下是指將數(shù)字系統(tǒng)的整體逐步分解為各個(gè)子系統(tǒng)和模塊，若子 系統(tǒng)規(guī)模較大，則還需將子系統(tǒng)進(jìn)一步分解為更小的子系統(tǒng)和?？欤瑢?層分解，直至整個(gè)系統(tǒng)中各個(gè)子系統(tǒng)關(guān)系合理，并便于邏輯電路級(jí)的設(shè) 計(jì)和實(shí)現(xiàn)為止。自上而下設(shè)計(jì)中可逐層描述，逐層仿真，保證滿足系統(tǒng) 指標(biāo)。 傳統(tǒng)設(shè)計(jì)方法是采用自下而上（bottom up）的設(shè)計(jì)方法。 6 （2 2）與與傳傳統(tǒng)統(tǒng)的的基基于于電電路路板板的的設(shè)設(shè)計(jì)計(jì)方方法法不不同同，e ed da a 技技術(shù)術(shù)是是基基于于芯芯片片 的的設(shè)設(shè)計(jì)計(jì)方方法法。 7 （3 3）描描述述方方式式不不同同： 傳統(tǒng)設(shè)計(jì)方法采用電路圖為主； eda 設(shè)計(jì)方法以硬件描述語言（hdl_ hard description language)為主。 （ 4 4）設(shè)設(shè)計(jì)計(jì)手手段段不不同同： 傳統(tǒng)設(shè)計(jì)方法以手工設(shè)計(jì)為主； eda 設(shè)計(jì)方法其方案驗(yàn)證與設(shè)計(jì)、系統(tǒng)邏輯綜合、布局布線、性能仿真、 器件編程等均由 eda 工具一體化完成。 2.2 vhdl 硬件描述語言 2.2.1 vhdl 的特點(diǎn) vhdl 是一種用普通文本形式設(shè)計(jì)數(shù)字系統(tǒng)的硬件描述語言，主要用于描 述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，可以在任何文字處理軟件環(huán)境中編輯。 除了含有許多具有硬件特征的語句外，其形式、描述風(fēng)格及語法十分類似于計(jì) 算機(jī)高級(jí)語言。vhdl 程序?qū)⒁豁?xiàng)工程設(shè)計(jì)項(xiàng)目（或稱設(shè)計(jì)實(shí)體）分成描述外 部端口信號(hào)的可視部分和描述端口信號(hào)之間邏輯關(guān)系的內(nèi)部不可視部分，這種 將設(shè)計(jì)項(xiàng)目分成內(nèi)、外兩個(gè)部分的概念是硬件描述語言（hdl）的基本特征。 當(dāng)一個(gè)設(shè)計(jì)項(xiàng)目定義了外部界面（端口） ，在其內(nèi)部設(shè)計(jì)完成后，其他的設(shè)計(jì)就 可以利用外部端口直接調(diào)用這個(gè)項(xiàng)目。vhdl 的主要特點(diǎn)如下： （1）作為 hdl 的第一個(gè)國際標(biāo)準(zhǔn)，vhdl 具有很強(qiáng)的可移植性。 （2）具有豐富的模擬仿真語句和庫函數(shù)，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬，因 而能將設(shè)計(jì)中的錯(cuò)誤消除在電路系統(tǒng)裝配之前，在設(shè)計(jì)早期就能檢查設(shè)計(jì)系統(tǒng) 功能的可行性，有很強(qiáng)的預(yù)測(cè)能力。 8 （3）vhdl 有良好的可讀性，接近高級(jí)語言，容易理解。 （4）系統(tǒng)設(shè)計(jì)與硬件結(jié)構(gòu)無關(guān)，方便了工藝的轉(zhuǎn)換，也不會(huì)因工藝變化而 使描述過時(shí)。 （5）支持模塊化設(shè)計(jì)，可將大規(guī)模設(shè)計(jì)項(xiàng)目分解成若干個(gè)小項(xiàng)目，還可以 把已有的設(shè)計(jì)項(xiàng)目作為一個(gè)模塊調(diào)用。 （6）對(duì)于用 vhdl 完成的一個(gè)確定設(shè)計(jì)，可以利用 eda 工具進(jìn)行邏輯綜 合和優(yōu)化，并能自動(dòng)地把 vhdl 描述轉(zhuǎn)變成門電路級(jí)網(wǎng)表文件。 （7）設(shè)計(jì)靈活，修改方便，同時(shí)也便于設(shè)計(jì)結(jié)果的交流、保存和重用，產(chǎn) 品開發(fā)速度快，成本低。 vhdl 是一種快速的電路設(shè)計(jì)工具，其功能涵蓋了電路描述、電路合成、電路 仿真等設(shè)計(jì)工作。vhdl 具有極強(qiáng)的描述能力，能支持系統(tǒng)行為級(jí)、寄存器傳 輸級(jí)和邏輯門電路級(jí)三個(gè)不同層次的設(shè)計(jì)，能夠完成從上層到下層（從抽象到 具體）逐層描述的結(jié)構(gòu)化設(shè)計(jì)思想。 用 vhdl 設(shè)計(jì)電路主要的工作過程是： 1）編輯。用文本編輯器輸入設(shè)計(jì)的源文件（為了提高輸入效率，可用某些專用 編輯器） 。 2）編譯。用編譯工具將文本文件編譯成代碼文件，并檢查語法錯(cuò)誤。 3）功能仿真（前仿真） 。在編譯前進(jìn)行邏輯功能驗(yàn)證，此時(shí)的仿真沒有延時(shí)， 對(duì)于初步的功能檢測(cè)非常方便。 4）綜合。將設(shè)計(jì)的源文件用自動(dòng)綜合工具由語言轉(zhuǎn)換為實(shí)際的電路圖（門電路 級(jí)網(wǎng)表） ，但此時(shí)還沒有在芯片中形成真正的電路，就好像是把設(shè)計(jì)者腦海中的 電路畫成了原理圖。 5）布局、布線。用已生成的網(wǎng)表文件，再根據(jù) cpld（或 fpga）器件的容量 和結(jié)構(gòu)，用自動(dòng)布局布線工具進(jìn)行電路設(shè)計(jì)。首先根據(jù)網(wǎng)表文件內(nèi)容和器件結(jié) 構(gòu)確定邏輯門的位置，然后再根據(jù)網(wǎng)表提供的門連接關(guān)系，把各個(gè)門的輸入輸 出連接起來，類似于設(shè)計(jì) pcb（印刷電路板）時(shí)的布局布線工作。最后生成一 個(gè)供器件編程（或配置）的文件，同時(shí)還會(huì)在設(shè)計(jì)項(xiàng)目中增加一些時(shí)序信息，