計(jì)算機(jī)硬件基礎(chǔ)存儲(chǔ)器對(duì)應(yīng)教材.ppt

1,6 存儲(chǔ)器,存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu) 半導(dǎo)體存儲(chǔ)器和只讀存儲(chǔ)器 主存儲(chǔ)器、存儲(chǔ)器的容量擴(kuò)展 虛擬存儲(chǔ)器與高速緩沖存儲(chǔ)器,2,6.1 概述,存儲(chǔ)系統(tǒng) 存儲(chǔ)器的分類(lèi)及主要技術(shù)指標(biāo),3,微型機(jī)的存儲(chǔ)系統(tǒng),將兩個(gè)或兩個(gè)以上速度、容量和價(jià)格各不相同的存儲(chǔ)器用硬件、軟件或軟硬件相結(jié)合的方法連接起來(lái)就構(gòu)成存儲(chǔ)系統(tǒng)。 系統(tǒng)的存儲(chǔ)速度接近較快的存儲(chǔ)器，容量接近較大的存儲(chǔ)器。,4,微型計(jì)算機(jī)系統(tǒng),高速緩沖存儲(chǔ)系統(tǒng),主存儲(chǔ)器 高速緩沖存儲(chǔ)器,虛擬存儲(chǔ)系統(tǒng),主存儲(chǔ)器 輔助存儲(chǔ)器,5,存儲(chǔ)器的分類(lèi),按在系統(tǒng)中的地位分類(lèi) 高速緩沖存儲(chǔ)器、主存儲(chǔ)器（內(nèi)存）、輔助存儲(chǔ)器（外存） 按存儲(chǔ)介質(zhì)分類(lèi) 半導(dǎo)體存儲(chǔ)器、磁表面存儲(chǔ)器、光存儲(chǔ)器 按讀寫(xiě)性質(zhì)分類(lèi) 隨機(jī)存儲(chǔ)器（RAM）、只讀存儲(chǔ)器（ROM）,6,6.2 半導(dǎo)體存儲(chǔ)器,由能夠表示“0”和“1”、具有記憶功能的一些物理器件組成。 能存放一位二進(jìn)制數(shù)的物理器件稱(chēng)為一個(gè)存儲(chǔ)元。 若干存儲(chǔ)元構(gòu)成一個(gè)存儲(chǔ)單元。,7,6.2.1 常用半導(dǎo)體存儲(chǔ)器,隨機(jī)存取存儲(chǔ)器（RAM） 只讀存儲(chǔ)器（ROM） FLASH存儲(chǔ)器（閃存）,靜態(tài)RAM 動(dòng)態(tài)RAM,掩模ROM 一次編程型ROM（PROM） 可讀寫(xiě)ROM,EPROM EEROM,6.2.2 半導(dǎo)體存儲(chǔ)器的基本結(jié)構(gòu),存儲(chǔ)矩陣 地址譯碼器 存儲(chǔ)控制電路 三態(tài)雙向緩沖器,9,6.2.3 半導(dǎo)體隨機(jī)存儲(chǔ)器,一、靜態(tài)存儲(chǔ)器SRAM 存儲(chǔ)元由雙穩(wěn)電路構(gòu)成，存儲(chǔ)信息穩(wěn)定。,10,典型SRAM芯片,了解： 主要引腳功能 工作時(shí)序 與系統(tǒng)的連接使用,11,SRAM 6264芯片,容量：8K8 芯片外部引線圖,12,6264芯片與系統(tǒng)的連接,D0D7,A0,A12,WE,OE,CS1,CS2,A0,A12,MEMW,MEMR,譯碼 電路,高位地址信號(hào),D0D7,系統(tǒng)總線,6264, ,+5V,13,譯碼電路,將輸入的二進(jìn)制（地址）編碼變換為一個(gè)特定的輸出信號(hào)，即： 將輸入的高位地址信號(hào)通過(guò)變換，產(chǎn)生一個(gè)有效的輸出信號(hào)，該信號(hào)選中某一個(gè)存儲(chǔ)器芯片，使該存儲(chǔ)器芯片進(jìn)入工作狀態(tài)。 參與譯碼的高位地址信號(hào)決定了存儲(chǔ)器的地址范圍。,14,譯碼方式,全地址譯碼 部分地址譯碼,15,全地址譯碼,用全部的高位地址信號(hào)作為譯碼器的輸入 存儲(chǔ)器芯片的每一個(gè)存儲(chǔ)單元都具有唯一的內(nèi)存地址，即存儲(chǔ)單元與地址編號(hào)是一對(duì)一的關(guān)系。,16,全地址譯碼例,A19,A18,A17,A16,A15,A14,A13,&,1,6264 CS1,全部高位地址信號(hào)（A19-A13）都作為譯碼器輸入。 低位地址信號(hào)（A12-A0）接到6264的地址引腳。 6264的地址范圍 =？,17,部分地址譯碼,用部分高位地址信號(hào)（而不是全部）作為譯碼器的輸入 存儲(chǔ)器芯片的每一個(gè)存儲(chǔ)單元具有多個(gè)內(nèi)存地址，即存儲(chǔ)單元與地址編號(hào)是一對(duì)多的關(guān)系。,18,部分地址譯碼例,A18不參加譯碼，從而使被選中芯片的每個(gè)單元都擁有兩個(gè)地址。6264的地址范圍？,A19,A17,A16,A15,A14,A13,&,1,6264 CS1,19,應(yīng)用舉例,將SRAM 6264芯片與系統(tǒng)連接，使其地址范圍為：38000H39FFFH。 使用74LS138譯碼器構(gòu)成譯碼電路。,20,應(yīng)用舉例,D0D7,A0,A12,WE,OE,CS1,CS2,A0,A12,MEMW,MEMR,D0D7,A19,G1,G2A,G2B,C,B,A,&,&,A18,A14,A13,A17,A16,A15,+5V,Y0,系統(tǒng)總線,74LS138,6264,21,二、動(dòng)態(tài)存儲(chǔ)器DRAM 存儲(chǔ)元主要由電容構(gòu)成，由于電容存在的漏電現(xiàn)象而使其存儲(chǔ)的信息不穩(wěn)定，故DRAM芯片需要定時(shí)刷新。,刷新： 最大刷新周期：DRAM全部刷新一遍所允許的最大時(shí)間間隔； 刷新方式： 集中式刷新 分布式刷新 異步刷新,22,23,典型DRAM芯片2164A,2164A：64K1bit 采用行地址和列地址來(lái)確定一個(gè)單元； 行列地址分時(shí)傳送。 共用一組地址信號(hào)線 地址信號(hào)線的數(shù)量?jī)H 為同等容量SRAM芯 片的一半。,0 1 0 0,0 1 0 0,COL,ROW,存儲(chǔ)矩陣,24,2164A的內(nèi)部結(jié)構(gòu),A0A7,RAS# CAS# WE#,25,工作時(shí)序,數(shù)據(jù)讀出 數(shù)據(jù)寫(xiě)入 刷新，一次一行,26,6.2.4 只讀存儲(chǔ)器（ROM）,特點(diǎn)： 可隨機(jī)讀取數(shù)據(jù)，但不能隨機(jī)寫(xiě)入； 掉電后信息不丟失,27,一、EPROM,特點(diǎn)： 可多次編程寫(xiě)入； 掉電后內(nèi)容不丟失； 內(nèi)容的擦除需用紫外線擦除器。,28,典型EPROM芯片2764,8K8bit芯片，其引腳與SRAM 6264完全兼容； 地址信號(hào)：A0 A12 數(shù)據(jù)信號(hào)：D0 D7 輸出信號(hào)：OE 片選信號(hào)：CE 編程脈沖輸入：PGM,29,2764的工作方式,數(shù)據(jù)讀出 編程寫(xiě)入 擦除,標(biāo)準(zhǔn)編程方式 快速編程方式,編程寫(xiě)入： 每出現(xiàn)一個(gè)編程脈沖就寫(xiě)入一個(gè)字節(jié)數(shù)據(jù),30,二、EEPROM,特點(diǎn)： 可在線編程寫(xiě)入； 掉電后內(nèi)容不丟失； 電可擦除。,31,工作方式,數(shù)據(jù)讀出 編程寫(xiě)入 擦除,字節(jié)寫(xiě)入： 每次寫(xiě)入一個(gè)字節(jié) 自動(dòng)頁(yè)寫(xiě)入：每次寫(xiě)入一頁(yè)（32字節(jié)）,字節(jié)擦除：一次擦除一個(gè)字節(jié) 片擦除：一次擦除整片,32,典型EEPROM芯片,98C64A： 容量8K8； 13根地址線（A0 A12）； 8位數(shù)據(jù)線（D0 D7）； 輸出允許信號(hào)（OE）； 寫(xiě)允許信號(hào)（WE）； 選片信號(hào)（CE）； 狀態(tài)輸出端（READY/BUSY）。,33,三、閃速存儲(chǔ)器（Flash）,特點(diǎn)： 無(wú)需后備電源； 可實(shí)現(xiàn)在線編程； 編程寫(xiě)入及擦除速度快。,34,典型Flash芯片,28F040： 容量：512K8b 控制方式： 利用內(nèi)部狀態(tài)寄存器控制芯片的工作,35,Flash的工作方式,數(shù)據(jù)讀出 編程寫(xiě)入： 擦 除,讀單元內(nèi)容 讀內(nèi)部狀態(tài)寄存器內(nèi)容 讀芯片的廠家及器件標(biāo)記,數(shù)據(jù)寫(xiě)入，寫(xiě)軟件保護(hù),字節(jié)擦除，塊擦除，片擦除 擦除掛起,6.3 主存儲(chǔ)器,主存儲(chǔ)器的基本組成與結(jié)構(gòu) 主存儲(chǔ)器的主要技術(shù)指標(biāo) 主存儲(chǔ)器的容量擴(kuò)展,6.3.1 主存儲(chǔ)器的基本組成與結(jié)構(gòu),存儲(chǔ)體 地址寄存器 地址譯碼器電路 讀寫(xiě)電路 數(shù)據(jù)寄存器 控制線路,6.3.2 主存儲(chǔ)器的主要技術(shù)指標(biāo),存儲(chǔ)容量 最大存取時(shí)間 存取周期 功耗 集成度,39,6.3.3 主存儲(chǔ)器的容量擴(kuò)展,用多片存儲(chǔ)芯片構(gòu)成所需的內(nèi)存容量，每個(gè)芯片在內(nèi)存中占據(jù)不同的地址范圍，任一時(shí)刻僅有一片（或一組）被選中。,位擴(kuò)展 字?jǐn)U展 字位擴(kuò)展,40,存儲(chǔ)器擴(kuò)展技術(shù),存儲(chǔ)器芯片的存儲(chǔ)容量等于： 單元數(shù)每單元的位數(shù),字節(jié)數(shù),字長(zhǎng),41,位擴(kuò)展,當(dāng)存儲(chǔ)器芯片的字長(zhǎng)小于所需內(nèi)存單元的字長(zhǎng)時(shí)，則進(jìn)行位擴(kuò)展，使每個(gè)單元的字長(zhǎng)滿足要求。,42,位擴(kuò)展例,用8片2164A（64K1位 DRAM）芯片構(gòu)成64KB存儲(chǔ)器。,A0 A15,2164A,2164A,2164A,D0 D7,D0,D1,D7,A0A7,WE# RAS# CAS#,行/列地址多路轉(zhuǎn)換器,地址選擇,A0A7,A0A7,43,位擴(kuò)展原則,將每片的地址線、控制線并聯(lián)，數(shù)據(jù)線分別引出。 位擴(kuò)展特點(diǎn)： 存儲(chǔ)器的單元數(shù)不變，位數(shù)增加。,44,字?jǐn)U展,地址空間的擴(kuò)展。芯片每個(gè)單元中的字長(zhǎng)滿足，但單元數(shù)不滿足。 擴(kuò)展原則： 每個(gè)芯片的地址線、數(shù)據(jù)線、控制線并聯(lián)，僅片選端分別引出，以實(shí)現(xiàn)每個(gè)芯片占據(jù)不同的地址范圍。 例：書(shū)上圖6.32,45,字位擴(kuò)展,根據(jù)內(nèi)存容量及芯片容量確定所需存儲(chǔ)芯片數(shù)； 進(jìn)行位擴(kuò)展以滿足字長(zhǎng)要求； 進(jìn)行字?jǐn)U展以滿足容量要求。 若已有存儲(chǔ)芯片的容量為L(zhǎng)K，要構(gòu)成容量為M N的存儲(chǔ)器，需要的芯片數(shù)為：（M / L） （N / K）,46,6.4 虛擬存儲(chǔ)器與高速緩沖存儲(chǔ)器,虛擬存儲(chǔ)器的概念與虛擬存儲(chǔ)器管理方式 高速緩沖存儲(chǔ)器邏輯結(jié)構(gòu)與讀寫(xiě)操作方式,6.4.1 虛擬存儲(chǔ)器,虛擬存儲(chǔ)器是在主存-輔存層次結(jié)構(gòu)上的進(jìn)一步發(fā)展和完善。它指的是基于主存-輔存的物理結(jié)構(gòu)，由負(fù)責(zé)信息劃分以及主存-輔存之間信息調(diào)動(dòng)的輔助硬件和操作系統(tǒng)中的存儲(chǔ)管理軟件所組成的存儲(chǔ)體系。,虛擬存儲(chǔ)器管理方式 段式管理 頁(yè)式管理 段頁(yè)式管理,49,6.4.2 高速緩沖存儲(chǔ)器（Cache）,由于CPU與主存之間在執(zhí)行速度上存在較大的差異，為提高CPU的效率，并考慮到價(jià)格因素，基于程序的局部性原理，在CPU與主存之間增加的高速緩沖存儲(chǔ)器 Cache技術(shù),50,Cache的工作原理,CPU,Cache,主 存,DB,51,Cache的命中率,Cache與內(nèi)存的空間比一般為：1128 CPU讀取指令或數(shù)據(jù)時(shí)首先在Cache中找，若找到則“命中”，否則為“不命中”。 命中率影響系統(tǒng)的平均存取速度 系統(tǒng)的平均存取速度= Cache存取速度命中率+RAM存取速度不命中率,52,Cache的讀寫(xiě)操作,讀操作 寫(xiě)操作,貫穿讀出式 旁路讀出式,直寫(xiě)式（寫(xiě)貫穿） 緩存直寫(xiě)式 回寫(xiě)式,53,貫穿讀出式,CPU對(duì)主存的所有數(shù)據(jù)請(qǐng)求都首先送到Cache，在Cache中查找。若命中，則切斷CPU對(duì)主存的請(qǐng)求，并將數(shù)據(jù)送出；如果不命中，則將數(shù)據(jù)請(qǐng)求傳給主存。,CPU,Cache,主 存,54,旁路讀出式,CPU向Cache和主存同時(shí)發(fā)出數(shù)據(jù)請(qǐng)求。如果命中，則Cache將數(shù)據(jù)回送給CPU，并同時(shí)中斷CPU對(duì)主存的請(qǐng)求；若不命中，則Cache不做任何動(dòng)作，由CPU直接訪問(wèn)主存。,CPU,Cache,主 存,55,直寫(xiě)式,從C