EDA實(shí)驗(yàn)--七段數(shù)碼管.doc

1. 實(shí)驗(yàn)名稱(chēng): 十六進(jìn)制7段數(shù)碼顯示譯碼器設(shè)計(jì)2. 實(shí)驗(yàn)?zāi)康模?學(xué)習(xí)7段數(shù)碼顯示譯碼器的Verilog硬件設(shè)計(jì)。3. 實(shí)驗(yàn)原理： 7段數(shù)碼是純組合電路，通常的小規(guī)模專(zhuān)用IC，如74或4000系列的器件只能作十進(jìn)制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是二進(jìn)制的，所以輸出表達(dá)都是十六進(jìn)制的，為了滿足十六進(jìn)制數(shù)的譯碼顯示，最方便的方法就是利用譯碼程序在FPGA/CPLD中來(lái)實(shí)現(xiàn)。例如6-18作為7段譯碼器，輸出信號(hào)LED7S的7位分別接圖6-17數(shù)碼管的7個(gè)段，高位在左，低位在右。例如當(dāng)LED7S輸出為“1101101”時(shí)，數(shù)碼管的7個(gè)段g,f,e,d,c,b,a分別接1,1,0,1,1,0,1；接有高電平的段發(fā)亮，于是數(shù)碼管顯示“5”。這里沒(méi)有考慮表示小數(shù)點(diǎn)的發(fā)光管，如果要考慮，需要增加段h，然后將LED7S改為8位輸出。4. 實(shí)驗(yàn)內(nèi)容：1、 編輯和輸入設(shè)計(jì)文件新建文件夾輸入源程序文件存盤(pán)源程序: module LED(A,LED7S); input 3:0A; output 6:0LED7S; reg 6:0LED7S; always (A) begin: LED case(A) 4b0000: LED7S=7b0111111; 4b0001: LED7S=7b0000110; 4b0010: LED7S=7b1011011; 4b0011: LED7S=7b1001111; 4b0100: LED7S=7b1100110; 4b0101: LED7S=7b1101101; 4b0110: LED7S=7b1111101; 4b0111: LED7S=7b0000111; 4b1000: LED7S=7b1111111; 4b1001: LED7S=7b1101111; 4b1010: LED7S=7b1110111; 4b1011: LED7S=7b1111100; 4b1100: LED7S=7b0111001; 4b1101: LED7S=7b1011110; 4b1110: LED7S=7b1111001; 4b1111: LED7S=7b1110001; default: LED7S=7b0111111; endcase endendmodule2、 創(chuàng)建工程打開(kāi)并建立新工程管理窗口將設(shè)計(jì)文件加入工程中選擇目標(biāo)芯片工具設(shè)置結(jié)束設(shè)置3、 全程編譯前約束項(xiàng)目設(shè)置選擇FPGA目標(biāo)芯片選擇配置器件的工作方式選擇配置器件和編程方式選擇目標(biāo)器件引腳端口狀態(tài)選擇Verilog語(yǔ)言版本4、 全程綜合與編譯ProcessingStart Compilation啟動(dòng)全程編譯5、 仿真測(cè)試時(shí)序分析:延時(shí)分析及結(jié)果：生成 RTL原理圖：該實(shí)驗(yàn)的配置模式：適配板布局圖及實(shí)驗(yàn)儀IO腳與芯片的管腳對(duì)應(yīng)關(guān)系和其詳細(xì)放大圖片：十六進(jìn)制邏輯分析： 計(jì)數(shù)器和譯碼器連接電路的頂層文件原理圖：6. 總結(jié)與體會(huì) 本次實(shí)驗(yàn)讓我學(xué)會(huì)了很多知識(shí)。首先，對(duì)QuartusII有了清晰、深入的理解；其次，學(xué)會(huì)了7段數(shù)碼顯示譯碼器的Verilog硬件設(shè)計(jì)；再次，對(duì)Verilog語(yǔ)言更加熟悉的掌握，明白其用法及格式。實(shí)驗(yàn)中遇到了困難，老師給我們認(rèn)真