企業(yè)培訓(xùn)_fpga培訓(xùn)教材

2020 2 22 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) 1 FPGA培訓(xùn) 第一講內(nèi)容 可編程邏輯器件概述 ispXP2芯片介紹 FPGA與CPLD的比較 VrilogHDL編程語言 編程實例 ispLEVER7 0開發(fā)環(huán)境作業(yè) 數(shù)字時鐘 2020 2 22 2 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) 可編程邏輯器件概述 PLD的發(fā)展歷程 2020 2 22 3 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) PLD的分類 按集成度分類 2020 2 22 4 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) 按結(jié)構(gòu)分類 乘積項結(jié)構(gòu) 大部分簡單PLD和CPLD 查找表結(jié)構(gòu) 大多數(shù)FPGA按編程工藝分類 熔絲 Fuse 型 反熔絲 Anti fuse 型 EPROM型 紫外線擦除電可編程邏輯器件 EEPROM型 SRAM型 大部分FPGA器件采用此種編程工藝 Flash型 2020 2 22 5 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) 簡單PLD器件被取代的原因 陣列規(guī)模小 資源不夠用于設(shè)計數(shù)字系統(tǒng)片內(nèi)寄存器資源不足 難以構(gòu)成豐富的時序電路I O不夠靈活編程不便 需專用的編程工具 2020 2 22 6 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) FPGA CPLD被廣泛采用的原因 規(guī)模越來越大 單片邏輯門數(shù)已愈千萬 開發(fā)過程投資小 FPGA CPLD芯片在出廠前都經(jīng)過了嚴格的測試 而且設(shè)計靈活 發(fā)現(xiàn)錯誤可直接更改設(shè)計 減少了投片風(fēng)險 用FPGA CPLD試制功能樣機 能以最快速度占領(lǐng)市場 有些領(lǐng)域 標準協(xié)議發(fā)展太快 設(shè)計ASIC根不上技術(shù)更新速度 只能依靠FPGA CPLD完成系統(tǒng)研制與開發(fā) FPGA CPLD開發(fā)工具智能化 功能強大 新型FPGA內(nèi)嵌CPU或DSP內(nèi)核 支持軟硬件協(xié)同設(shè)計 可作為SOPC硬件平臺 2020 2 22 7 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) 2020 2 22 8 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) XP2基本結(jié)構(gòu) JTAG SPIPorts sysCLOCKPLLsFrequencySynthesis Upto4perdevice EnhancedConfigurationLogicincludesDualBoot Decryption TransFR Pre EngineeredSourceSynchronousSupport DDR2 400MbpsGeneric 750Mbps On ChipOscillator Flash FlexiblesysIOBuffers LVCMOS HSTL SSTL LVDS DSPBlocksMultiplyandAccumulateSupportForUpto3218X18Multipliers sysMEMBlockRAM18KbitDualPortUpto885Kbits ProgrammableFunctionUnits PFUs Upto40KLUTs FlexibleRoutingOptimizedforSpeed CostandRoutability 2020 2 22 9 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) 查找表 Look Up Table 簡稱為LUT LUT本質(zhì)上就是一個RAM 它把數(shù)據(jù)事先寫入RAM后 每當輸入一個信號就等于輸入一個地址進行查表 找出地址對應(yīng)的內(nèi)容 然后輸出 2020 2 22 10 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) FPGA CPLD比較 2020 2 22 11 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) 什么是VerilogHDL VerilogHDL是一種硬件描述語言 用于從算法級 門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模 被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間 數(shù)字系統(tǒng)能夠按層次描述 并可在相同描述中顯式地進行時序建模 VerilogHDL語言提供了編程語言接口 通過該接口可以在模擬 驗證期間從設(shè)計外部訪問設(shè)計 包括模擬的具體控制和運行 VerilogHDL語言不僅定義了語法 而且對每個語法結(jié)構(gòu)都定義了清晰的模擬 仿真語義 因此 用這種語言編寫的模型能夠使用Verilog仿真器進行驗證 語言從C編程語言中繼承了多種操作符和結(jié)構(gòu) VerilogHDL語言的核心子集非常易于學(xué)習(xí)和使用 完整的硬件描述語言足以對從最復(fù)雜的芯片到完整的電子系統(tǒng)進行描述 Verilog TellmehowyourcircuitshouldbehaveandIwillgiveyouthehardwarethatdoesthejob 2020 2 22 12 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) 功能模塊 2020 2 22 13 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) 結(jié)構(gòu)模塊 2020 2 22 14 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) RTL綜合 RegisterTransferLevel RTL Atypeofbehavioralmodeling forthepurposeofsynthesis Hardwareisimpliedorinferred SynthesizableSynthesis TranslatingHDLtoacircuitandthenoptimizingtherepresentedcircuitRTLSynthesis TheprocessoftranslatingaRTLmodelofhardwareintoanoptimizedtechnologyspecificgatelevelimplementation 2020 2 22 15 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) RTL綜合 2020 2 22 16 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) 典型綜合流程 2020 2 22 17 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) 典型仿真流程 2020 2 22 18 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) 基本模塊結(jié)構(gòu) 2020 2 22 19 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) PORTS聲明 2020 2 22 20 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) DATA類型聲明 2020 2 22 21 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) assign語句 2020 2 22 22 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) assign語句 2020 2 22 23 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) Always語句 Iftherearemorethanonebehavioralstatementinsideanalwaysblock thestatementscanbegroupedusingthekeywordsbeginandend 此語句總是循環(huán)執(zhí)行 只有寄存器類型數(shù)據(jù)能夠在這種語句中被賦值 所有的always語句在0時刻并發(fā)執(zhí)行 2020 2 22 24 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) 阻塞性過程賦值 賦值操作符是 阻塞性過程賦值在其后所有語句執(zhí)行前執(zhí)行 即在下一語句執(zhí)行前該賦值語句完成執(zhí)行 如下所示 always AorBorCin beginT1 AendT1賦值首先發(fā)生 計算T1 接著執(zhí)行第二條語句 T2被賦值 然后執(zhí)行第三條語句 T3被賦值 依此類推 executedintheordertheyarespecifiedinasequentialblock 2020 2 22 25 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) 非阻塞性過程賦值 非阻塞性過程賦值使用賦值符號 例如 beginLoad 32 RegA Load RegB Store endallowschedulingofassignmentswithoutblockingexecutionofthestatementsthatfollowinasequentialblock Recommended UseNonblockingassignmentsforclockedprocesseswhenwritingsynthesizablecode 2020 2 22 26 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) Always語句 2020 2 22 27 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) Always語句 2020 2 22 28 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) If ElseStatements 2020 2 22 29 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) CaseStatement 2020 2 22 30 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) ClockedProcess Nonblockingassignments areusedforclockedprocesses 2020 2 22 31 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) Function 2020 2 22 32 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) Function Multiplier 2020 2 22 33 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) ispLEVER設(shè)計流程圖 2020 2 22 34 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) SystemStimulation 2020 2 22 35 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) 實例 2020 2 22 36 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) DesignBlock modulecounter clk clr f d q inputclk inputclr input 1 0 f input 7 0 d output 7 0 q wireclk wireclr wire 1 0 f wire 7 0 d reg 7 0 q always posedgeclkorposedgeclr beginif clr q 8 h00 elsecase f 2 b00 q d loadsthecounter2 b01 q q 1 countsup2 b10 q q 1 countsdown2 b11 q q endcaseendendmodule 2020 2 22 37 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) StimulusBlock timescale100ps 1psmoduletb inputregclk regclr reg 1 0 f reg 7 0 d outputwire 7 0 q countertb clk clk clr clr f f d d q q initialbeginclk 0 forever 1clk clk endinitialbeginclr 1 d 8 h00 f 2 b00 10f 2 b10 10f 2 b01 10clr 0 512f 2 b11 10f 2 b10 512f 2 b11 endendmodule 2020 2 22 38 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) 數(shù)字時鐘 自制版上按鈕按下 蜂鳴器鳴叫 四個數(shù)碼管初始數(shù)值顯示 0 0 0 0 設(shè)定自制版從左至右 數(shù)碼管名稱4 3 2 1 數(shù)碼管1 2顯示分鐘 數(shù)值顯示 0 60 數(shù)碼管3 4顯示小時 數(shù)值顯示 0 24 數(shù)碼管3上的點表示秒閃 設(shè)定其中一個按鈕為k1 按下分鐘當前顯示值加一 設(shè)定另外一個按鈕為k2 按下小時當前顯示值加一 2020 2 22 39 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) Top圖 詳見參考程序 2020 2 22 40 全國大學(xué)生電子設(shè)計競賽 FPGA培訓(xùn) 2020 2 22 41 全國大學(xué)生電子設(shè)計競賽 FPG