杭州電子科技大學(xué)計(jì)算機(jī)組成原理期末樣卷(A).doc

組成樣卷A卷杭州電子科技大學(xué)學(xué)生考試卷（A）卷考試課程計(jì)算機(jī)組成原理考試日期05年01月19日成績課 程 號(hào)A050409教 師 號(hào)任課教師姓名馮建文、戴鈞考生姓名學(xué)號(hào)（8位）年級(jí)02專業(yè)軟件座位號(hào)一單項(xiàng)選擇題（20分，每題1分）1 完整的計(jì)算機(jī)系統(tǒng)應(yīng)包括（ ）A 運(yùn)算器、存儲(chǔ)器、控制器B 外設(shè)和主機(jī) C 主機(jī)和實(shí)用程序 D 配套的硬件設(shè)備和軟件系統(tǒng)2 計(jì)算機(jī)中CPU可以直接訪問的程序和數(shù)據(jù)存放在（ ）中。A硬盤 B光盤 C主存 D運(yùn)算器 E控制器3 在機(jī)器數(shù)（ ）中，零的表示形式是唯一的。A原碼 B補(bǔ)碼 C補(bǔ)碼和移碼 D原碼和反碼4 在定點(diǎn)二進(jìn)制運(yùn)算中，減法運(yùn)算一般通過（ ）來實(shí)現(xiàn)。A原碼運(yùn)算的二進(jìn)制減法器 B補(bǔ)碼運(yùn)算的二進(jìn)制減法器C補(bǔ)碼運(yùn)算的十進(jìn)制加法器 D補(bǔ)碼運(yùn)算的二進(jìn)制加法器5 帶有1位奇偶校驗(yàn)位的校驗(yàn)碼能檢測(cè)出（ ）位錯(cuò)誤。A1 B2 C奇數(shù) D偶數(shù) 6 下列校驗(yàn)碼中，正確的奇校驗(yàn)碼是（ ）。 A11011011 B11010010 C10000001 D110110017 在浮點(diǎn)數(shù)編碼表示中（ ）在機(jī)器數(shù)中不出現(xiàn)，是隱含的。A基數(shù) B符號(hào) C尾數(shù) D 階碼8 下面哪一種不是馮諾依曼體系結(jié)構(gòu)的基本特點(diǎn)：（）。A采用二進(jìn)制表示數(shù)據(jù) B采用存儲(chǔ)程序的方式C硬件系統(tǒng)由五大部件組成 D機(jī)器以存儲(chǔ)器為中心交換數(shù)據(jù)9 8位的定點(diǎn)小數(shù)的補(bǔ)碼所能表示的數(shù)據(jù)范圍是（ ）。A-（1-2-8），1-2-8 B-1，1-2-7C-1，1-2-8 D-（1-2-7），1-2-710 存儲(chǔ)周期是指（ ）。A 從存儲(chǔ)器讀寫操作開始到讀寫操作完成為止的時(shí)間B 存儲(chǔ)器的存取時(shí)間C 存儲(chǔ)器的寫入時(shí)間D 存儲(chǔ)器進(jìn)行連續(xù)讀和寫操作所允許的最短時(shí)間間隔11 下面有關(guān)交叉存儲(chǔ)器的說法中，（ ）是錯(cuò)誤的。A交叉存儲(chǔ)器實(shí)質(zhì)上是一種模塊式存儲(chǔ)器，它能并行執(zhí)行多個(gè)獨(dú)立的讀寫操作。 B交叉存儲(chǔ)器的每個(gè)模塊的體選信號(hào)通常是由地址總線的高位經(jīng)過譯碼產(chǎn)生的。C交叉存儲(chǔ)器的每個(gè)模塊都有自己的MAR和MDR。D交叉存儲(chǔ)器的每個(gè)模塊的地址是不連續(xù)的，相鄰地址的單元位于相鄰的模塊。12 存儲(chǔ)系統(tǒng)采用Cache-主存-輔存的三級(jí)層次結(jié)構(gòu)，其目的主要是（ ）。A 提高存儲(chǔ)器的訪問速度B 擴(kuò)大存儲(chǔ)器的容量C 便于存儲(chǔ)器管理D 解決存儲(chǔ)器容量、速度、價(jià)格之間的矛盾13下面哪一種存儲(chǔ)器是非易失性的、隨機(jī)存取的存儲(chǔ)器：（ ）。A EEPROM BDRAM CSRAM D磁盤14在計(jì)算機(jī)系統(tǒng)中，（ ）是軟件和硬件的交界面。它既是軟件設(shè)計(jì)者的依據(jù)，也是硬件設(shè)計(jì)者的目標(biāo)。ACPU B指令系統(tǒng) C操作系統(tǒng) D 體系結(jié)構(gòu)1574LS181 ALU，具有 功能，其片內(nèi)進(jìn)位鏈結(jié)構(gòu)為 。（ ）A8種算術(shù)運(yùn)算和8種邏輯運(yùn)算，并行進(jìn)位B8種算術(shù)運(yùn)算和8種邏輯運(yùn)算，串行進(jìn)位C16種算術(shù)運(yùn)算和16種邏輯運(yùn)算，并行進(jìn)位D16種算術(shù)運(yùn)算和16種邏輯運(yùn)算，串行進(jìn)位16下面有關(guān)Cache的說法哪一個(gè)是不正確的：（ ）。A 設(shè)置Cache的目的，是解決CPU和主存之間的速度匹配問題。B 設(shè)置Cache的理論基礎(chǔ)，是程序訪問的局部性原理。C Cache與主存統(tǒng)一編址，Cache的地址空間屬于主存的一部分 。D Cache的功能均由硬件實(shí)現(xiàn)，對(duì)程序員是透明的。17微程序控制器中，機(jī)器指令與微指令的關(guān)系是（ ）。 A每一條機(jī)器指令由一條微指令來執(zhí)行 B每一條機(jī)器指令由一段微指令編寫的微程序來解釋執(zhí)行 C每一條機(jī)器指令組成的程序可由一條微指令來執(zhí)行 D一條微指令由若干條機(jī)器指令組成18一個(gè)指令周期通常由（ ）組成。A若干個(gè)機(jī)器周期&nbs, p; B. 若干個(gè)時(shí)鐘周期 C若干個(gè)工作脈沖 D. 若干個(gè)節(jié)拍19下面有關(guān)CPU的敘述中，哪一個(gè)是正確的：（ ）。A RISC的特點(diǎn)包括：CPU寄存器數(shù)量多，采用流水線技術(shù)，指令長度固定，訪問主存只有取數(shù)/存數(shù)指令和主要用硬布線控制邏輯等。B 硬布線邏輯控制器為每條指令按時(shí)間順序提供相應(yīng)的控制信號(hào)，而且比微程序控制器的執(zhí)行速度快，內(nèi)部結(jié)構(gòu)較規(guī)整，易擴(kuò)充修改。C 微指令格式中的控制字段，只能夠選用直接控制法、字段直接編碼法、字段間接編碼法之中的一種。D 微指令格式中的下址字段，與指令格式中的地址字段一樣，指出了操作數(shù)的地址信息。20下面有關(guān)存儲(chǔ)器的敘述中，哪一個(gè)是正確的：_。A. SRAM是非易失性存儲(chǔ)器，而DRAM是易失性存儲(chǔ)器。B. 虛擬存儲(chǔ)器是指主存-輔存一級(jí)，它由軟件來實(shí)現(xiàn)對(duì)存儲(chǔ)系統(tǒng)的統(tǒng)一調(diào)度和管理。C. 多體交叉存儲(chǔ)器主要解決擴(kuò)充容量問題。D. 相聯(lián)存儲(chǔ)器是按內(nèi)容訪問的存儲(chǔ)器，一般應(yīng)用于快速查詢的場(chǎng)合。二填空題（15分，每空1分）1 控制器中有若干個(gè)專用寄存器， 寄存器用來存放指令， 用來指出指令地址。微程序控制器中微程序存放于 。2 半導(dǎo)體RAM通常分為SRAM和DRAM，主要區(qū)別在于：前者是用 來存儲(chǔ)信息的，而后者是用 來存儲(chǔ)信息的，前者與后者相比，速度快，價(jià)格高。3 從 取出一條指令并執(zhí)行完這條指令的時(shí)間，稱為指令周期。指令系統(tǒng)是指 。4 在微程序控制器中，指令譯碼器的作用是 。5 控制器由專用寄存器、指令譯碼器、 、 構(gòu)成，控制器的功能是 、 、 、處理特殊請(qǐng)求和異常情況。6 微指令的格式可以分為 微指令和 微指令，前者并行處理能力強(qiáng)，但微指令字長 。三計(jì)算題（18分）1 （18分）設(shè)浮點(diǎn)數(shù)的格式為：階碼5位，包含一位符號(hào)位，尾數(shù)5位，包含一位符號(hào)位，階碼和尾數(shù)均用補(bǔ)碼表示，排列順序?yàn)椋弘A符（1位）階碼（4位）數(shù)符（1位）尾數(shù)（5位）則按上述浮點(diǎn)數(shù)的格式： （2分）若數(shù)Z的浮點(diǎn)數(shù)的16進(jìn)制形式為1ABH，求Z的十進(jìn)制的真值。 （4分）若（X）10 =15/32，（Y）10= -1.25，則求X和Y的規(guī)格化浮點(diǎn)數(shù)表示形式。 （5分）求 X+Y浮（要求用補(bǔ)碼計(jì)算，列出計(jì)算步驟）。 （7分）求 X*Y浮（要求階碼用補(bǔ)碼計(jì)算，尾數(shù)用補(bǔ)碼BOOTH算法計(jì)算，列出計(jì)算過程和算式）。四綜合設(shè)計(jì)題（47分）1 （20分）某機(jī)字長8 位，CPU地址總線16位，數(shù)據(jù)總線8位，存儲(chǔ)器按字節(jié)編址，CPU 的控制信號(hào)線有：MREQ#（存儲(chǔ)器訪問請(qǐng)求，低電平有效），R/W#（讀寫控制，低電平為寫信號(hào)，高電平為讀信號(hào)）。試問：（1） （2分）若該機(jī)主存采用16K1位的DRAM芯片（內(nèi)部為128128陣列）構(gòu)成最大主存空間，則共需 個(gè)芯片。若采用異步刷新方式，單元刷新周期為2ms，則刷新信號(hào)的周期為 ms。 （2） （4分）若為該機(jī)配備2K8位的Cache，每字塊4字節(jié)，采用4路組相聯(lián)映象，則主存地址中字段塊內(nèi)地址 位，字段Cache組地址 位，字段高位標(biāo)記 位。若主存地址為1234H，則該地址映象到的Cache的第 組。（3） （4分）若CPU執(zhí)行一段時(shí)間時(shí)，Cache完成存取的次數(shù)為2400次，主存完成的存取次數(shù)為100次，已知cache的存儲(chǔ)周期為20ns，主存的存儲(chǔ)周期為100ns。則Cache/主存系統(tǒng)的平均訪問時(shí)間為 ns，Cache/主存系統(tǒng)的效率為 。（4） （10分）若用若干個(gè)8K4位的SRAM芯片形成24K8位的RAM存儲(chǔ)區(qū)域，起始地址為2000H，假設(shè)SRAM芯片有CS#（片選，低電平有效）和WE#（寫使能，低電平有效）信號(hào)控制端；試寫出RAM的地址范圍，并畫出SRAM與CPU的連接圖（請(qǐng)標(biāo)明SRAM芯片個(gè)數(shù)、譯碼器的輸入輸出線、地址線、數(shù)據(jù)線、控制線及其連接）。2 （27分）設(shè)某8位計(jì)算機(jī)指令格式如下：OP（4位）SR（2位）DR（2位）A DDR/ DATA / DISP注意：除了HALT指令為單字指令外，其他指令均為雙字指令；其中， SR為源寄存器號(hào)， DR為目的寄存器號(hào)，指令第二字為地址、數(shù)據(jù)或偏移量。模型機(jī)結(jié)構(gòu)如圖1：（1）（9分）下面是該模型機(jī)的指令系統(tǒng)的一部分：指令助記符功能OPMOV1 DR,DATADATADR 0000MOV2 ADDR,SRSRADDR0001ADD DR,ADDR（DR）（ADDR）DR1000SUB DR,SI+ADDR（DR）（SI）+ADDR）DR1001JMP DISP（PC）DISPPC1100HALT停機(jī)1111內(nèi)存地址的部分單元內(nèi)容如下：?jiǎn)卧刂穬?nèi)容單元地址內(nèi)容單元地址內(nèi)容10H80H20H01H24H91H11H90H21H23H25H01H12H10H22H81H26HF0H13H11H23H12H27H20H若（PC）20H，變址寄存器（SI）10H，則此時(shí)啟動(dòng)程序執(zhí)行，問執(zhí)行了幾條指令程序停止？寫出每條指令的助記符、尋址方式、EA、操作數(shù)和執(zhí)行結(jié)果。（2）（6分）該微程序控制器有28種微操作命令，采用直接控制法，有4個(gè)轉(zhuǎn)移控