數(shù)字邏輯課程設計-T觸發(fā)器的設計.doc

此文檔收集于網(wǎng)絡，如有侵權(quán)，請聯(lián)系網(wǎng)站刪除各專業(yè)全套優(yōu)秀畢業(yè)設計圖紙課 程 設 計 報 告課程名稱 數(shù)字邏輯課程設計 課 題 T觸發(fā)器的設計 專 業(yè) 計算機科學與技術(shù) 班 級 計算機1202班 學 號 29 姓 名 指導教師 2013年 12月 13日課程設計任務書課程名稱 數(shù)字邏輯課程設計 課 題 T觸發(fā)器的設計 專業(yè)班級 計算機1202班 學生姓名 學 號 29 指導老師 審 批 任務書下達日期： 2013年 12月13日任務完成日期： 2014年 01月 21日精品文檔一、設計內(nèi)容與設計要求1設計內(nèi)容：本課程是一門專業(yè)實踐課程，學生必修的課程。其目的和作用是使學生能將已學過的數(shù)字電子系統(tǒng)設計、VHDL程序設計等知識綜合運用于電子系統(tǒng)的設計中，掌握運用 VHDL或者Verilog HDL設計電子系統(tǒng)的流程和方法，采用Quartus II等工具獨立應該完成1個設計題目的設計、仿真與測試。加強和培養(yǎng)學生對電子系統(tǒng)的設計能力，培養(yǎng)學生理論聯(lián)系實際的設計思想，訓練學生綜合運用數(shù)字邏輯課程的理論知識的能力，訓練學生應用Quartus II進行實際數(shù)字系統(tǒng)設計與驗證工作的能力，同時訓練學生進行芯片編程和硬件試驗的能力。題目一 4線-16線譯碼器電路設計；題目二 16選1選擇器電路設計；題目三 4位輸入數(shù)據(jù)的一般數(shù)值比較器電路設計題目四 10線-4線優(yōu)先編碼器的設計題目五 8位全加器的設計題目六 RS觸發(fā)器的設計；題目七 JK觸發(fā)器的設計；題目八 D觸發(fā)器的設計；題目九 十進制同步計數(shù)器的設計；題目十 T觸發(fā)器的設計；每位同學根據(jù)自己學號除以10所得的余數(shù)加一，選擇相應題號的課題。參考書目1EDA技術(shù)與VHDL程序開發(fā)基礎(chǔ)教程雷伏容，李俊，尹霞清華大學出版社978-7-302-22416-72010TP312VH/362VHDL電路設計雷伏容清華大學出版社7-302-14226-22006TN702/1853VHDL 電路設計技術(shù)王道憲賀名臣劉偉國防工業(yè)出版社7-118-03352-92004TN702/624VHDL 實用技術(shù)潘松，王國棟7-810657-81065-290-72000TP312VH/15VHDL 語言100 例詳解北京理工大學ASIC研究所7-9006257-900625-02-X1999TP312VH/36VHDL編程與仿真王毅平等人民郵電出版社7-115-08641-9200073.9621/W38V7VHDL程序設計教程邢建平曾繁泰清華大學出版社7-302-11652-02005TP312VH/27/32設計要求：1) 課程設計報告規(guī)范課程設計報告應包含如下幾個部分(1) 功能描述說明設計器件的功能，包括真值表（功能表），函數(shù)表達式，邏輯電路圖(2) 詳細設計按照VHDL語言開發(fā)流程寫出整個開發(fā)的詳細過程，可以根據(jù)如下步驟適當導出程序，程序界面截圖到課程設計報告對應模塊。基本設計流程如下： 工程管理：新建工程，工程管理； 源文件輸入：VHDL程序或者原理圖的設計，內(nèi)嵌模塊的調(diào)用； 綜合、編譯：檢查語法，連接錯誤，生成綜合后網(wǎng)表； 功能仿真：綜合后的功能仿真； 簡單約束：管腳分配，I/O特性約束，簡單的時序約束； 全編譯：軟件自動完成布局布線，生成最終編程文件； 時序仿真：帶延時的和實際情況非常接近的時序仿真； 編程：下載到硬件當中。(3) 調(diào)試分析以及設計體會 仿真或程序下載調(diào)試（附界面截圖）。 設計過程中遇到的問題以及解決問題的方法。 課程設計過程經(jīng)驗教訓、心得體會。(4) 書寫格式見附帶說明。(5) 附錄 參考書目 源程序清單（帶注釋）2) 考核方式指導老師負責驗收程序的運行結(jié)果，并結(jié)合學生的工作態(tài)度、實際動手能力、創(chuàng)新精神和設計報告等進行綜合考評，并按優(yōu)秀、良好、中等、及格和不及格五個等級給出每位同學的課程設計成績。具體考核標準包含以下幾個部分：(1) 平時出勤 （占10%）(2) 系統(tǒng)需求分析、功能設計、數(shù)據(jù)結(jié)構(gòu)設計及程序總體結(jié)構(gòu)合理與否（占10%）(3) 程序能否完整、準確地運行，個人能否獨立、熟練地調(diào)試程序（占40%）(4) 設計報告（占30%）(5) 注意：不得抄襲他人的報告（或給他人抄襲），一旦發(fā)現(xiàn)，成績?yōu)榱惴帧?6) 獨立完成情況（占10%）。3) 課程設計驗收要求(1)運行所設計的系統(tǒng)。(2)回答有關(guān)問題。(3)提交課程設計報告紙質(zhì)稿。(4)提交源程序或設計報告文檔電子稿。(5)依內(nèi)容的創(chuàng)新程度，完善程序情況及對程序講解情況打分。二、進度安排上機時間、地點：16 周 周二 上午 E410/41316 周 周二 下午 E413/41416 周 周四 上午 E414/606附帶說明：1. 課程設計報告裝訂順序：封面、任務書、目錄、正文、評分、附件（程序清單）。 2. 正文的格式：一級標題用3號黑體，二級標題用四號宋體加粗，正文用小四號宋體；行距為22。3. 正文的內(nèi)容：一、課題的主要功能；二、詳細設計；三、程序調(diào)試；四、總結(jié)；五、附件（所有程序的原代碼，要求對程序?qū)懗霰匾淖⑨專?. 正文總字數(shù)要求在5000字以上（不含程序原代碼）。目錄 一、T觸發(fā)器的功能.11函數(shù)真值表.12函數(shù)電路圖.13函數(shù)表達式.2、 詳細設計.3、 21創(chuàng)建項目.22VHDL文本設計語言輸入.23編譯功能界面.24編譯成功.三、程序功能調(diào)試.31進入波形仿真功能.32給定輸入信號.33生成波形圖.四、總結(jié). .五、附錄. 參考書目. T觸發(fā)器設計源代碼. 課程設計評分表.一、T觸發(fā)器的主要功能T觸發(fā)器的特性方程Q*=TQ+TQ，T=0時，時鐘信號到達后狀態(tài)保持不變；T=1時每來一個時鐘信號它的狀態(tài)就發(fā)生一次翻轉(zhuǎn)，具有翻轉(zhuǎn)功能。在數(shù)電中常用來構(gòu)成計數(shù)器。11函數(shù)真值表TQn+10Qn1Qn12函數(shù)電路圖13函數(shù)表達式 Q*=TQ+TQ二、詳細設計21創(chuàng)建項目 22VHDL文本設計語言輸入23編譯功能界面24編譯成功三、程序功能調(diào)試31進入波形仿真功能32給定輸入信號33生成波形圖四、總結(jié)一周的課程設計結(jié)束了，在這次的課程設計中不僅檢驗了我所學習的知識，也培養(yǎng)了我如何去把握一件事情，如何去做一件事情，又如何完成一件事情。在設計過程中，與同學分工設計，和同學們相互探討，相互學習，相互監(jiān)督。學會了合作，學會了運籌帷幄，學會了寬容，學會了理解，也學會了做人與處世。課程設計是我們專業(yè)課程知識綜合應用的實踐訓練，是我們邁向社會，從事職業(yè)工作前一個必不少的過程”千里之行始于足下”，通過這次課程設計，我深深體會到這句千古名言的真正含義我今天認真的進行課程設計，學會腳踏實地邁開這一步，就是為明天能穩(wěn)健地在社會大潮中奔跑打下堅實的基礎(chǔ)但是我還是發(fā)現(xiàn)，在實際設計中，僅僅擁有書本上的理論性知識是遠遠不夠的，還要把知識與實際操作相結(jié)合，才能更加了解這門課程的精奧之處。課程設計結(jié)束了，但是從中學到的知識會讓我受益終身。發(fā)現(xiàn)、提出、分析、解決問題和實踐能力的提高都會受益于我在以后的學習、工作和生活中最后，感謝我的老師.，老師嚴謹細致、一絲不茍的作風一直是我工作、學習中的榜樣；老師循循善誘的教導和不拘一格的思路給予我無盡的啟迪；這次模具設計的每個實驗細節(jié)和每個數(shù)據(jù)，都離不開老師您的細心指導。而您開朗的個性和寬容的態(tài)度，幫助我能夠很順利的完成了這次課程設計。同時感謝對我?guī)椭^的同學們，謝謝你們對我的幫助和支持，讓我感受到同學的友誼。 附錄參考書目1EDA技術(shù)與VHDL程序開發(fā)基礎(chǔ)教程雷伏容，李俊，尹霞清華大學出版社978-7-302-22416-72010TP312VH/362VHDL電路設計雷伏容清華大學出版社7-302-14226-22006TN702/1853VHDL 電路設計技術(shù)王道憲賀名臣劉偉國防工業(yè)出版社7-118-03352-92004TN702/624VHDL 實用技術(shù)潘松，王國棟7-810657-81065-290-72000TP312VH/15VHDL 語言100 例詳解北京理工大學ASIC研究所7-9006257-900625-02-X1999TP312VH/36VHDL編程與仿真王毅平等人民郵電出版社7-115-08641-9200073.9621/W38V7VHDL程序設計教程邢建平曾繁泰清華大學出版社7-302-11652-02005TP312VH/27/3T觸發(fā)器設計源代碼：library ieee;use ieee.std_logic_1164.all;entity t is port(t,clk:in std_logic; q,qb:out std_logic);end t;architecture rtl_arc of t is signal q_temp,qb_temp:std_logic;begin process(clk) begin if(clkevent AND clk=1)then if(t=1)then q_temp = not q_temp; qb_temp = not qb_temp; e