計(jì)算機(jī)組成原理實(shí)驗(yàn)指導(dǎo)書.doc

目 錄實(shí)驗(yàn)一 一位全加器的設(shè)計(jì)與仿真2實(shí)驗(yàn)二 四位全加器的設(shè)計(jì)與仿真3實(shí)驗(yàn)三 32位浮點(diǎn)乘法器的設(shè)計(jì)與仿真4實(shí)驗(yàn)四 簡單運(yùn)算器的設(shè)計(jì)與仿真5實(shí)驗(yàn)五 一位比較器的設(shè)計(jì)與仿真6實(shí)驗(yàn)六 八位比較器的設(shè)計(jì)與仿真7實(shí)驗(yàn)七 1/2分頻器的設(shè)計(jì)與仿真8實(shí)驗(yàn)八 二選一多路選擇器的設(shè)計(jì)與仿真9實(shí)驗(yàn)九 四選一多路選擇器的設(shè)計(jì)與仿真10實(shí)驗(yàn)十 3-8譯碼器的設(shè)計(jì)與仿真11實(shí)驗(yàn)十一 觸發(fā)器的設(shè)計(jì)與仿真12實(shí)驗(yàn)十二 移位寄存器的設(shè)計(jì)與仿真13實(shí)驗(yàn)十三 存儲(chǔ)器設(shè)計(jì)與仿真14實(shí)驗(yàn)十四 同步FIFO的設(shè)計(jì)與仿真15實(shí)驗(yàn)十五 狀態(tài)機(jī)的設(shè)計(jì)與仿真17實(shí)驗(yàn)十六 控制器設(shè)計(jì)與仿真18實(shí)驗(yàn)一 一位全加器的設(shè)計(jì)與仿真實(shí)驗(yàn)?zāi)繕?biāo)：設(shè)計(jì)一個(gè)一位全加器模型并編寫測試程序進(jìn)行仿真測試。實(shí)驗(yàn)要求：設(shè)計(jì)模塊名稱fulladd，輸入端口a，b，c_in。輸出端口sum,c_out。編寫的測試程序要保證測試充分。 利用公式 sum= abc_in c_out=ab+(ab)c_in實(shí)驗(yàn)二 四位全加器的設(shè)計(jì)與仿真實(shí)驗(yàn)?zāi)繕?biāo)：利用實(shí)驗(yàn)一實(shí)現(xiàn)的模塊設(shè)計(jì)一個(gè)四位全加器并仿真測試。實(shí)驗(yàn)要求：設(shè)計(jì)模塊名稱fulladd_4bit，輸入端口a，b，c_in。輸出端口sum,c_out。測試要充分。實(shí)驗(yàn)三 32位浮點(diǎn)乘法器的設(shè)計(jì)與仿真實(shí)驗(yàn)?zāi)繕?biāo)：設(shè)計(jì)一個(gè)32位浮點(diǎn)乘法器并仿真測試。實(shí)驗(yàn)要求：浮點(diǎn)數(shù)包含一位符號(hào)位，8位階碼和23位尾數(shù)。浮點(diǎn)數(shù)乘法運(yùn)算步驟參考教科書第六章相關(guān)內(nèi)容。實(shí)驗(yàn)四 簡單運(yùn)算器的設(shè)計(jì)與仿真實(shí)驗(yàn)?zāi)繕?biāo)：設(shè)計(jì)一個(gè)運(yùn)算器模型，并進(jìn)行仿真測試。實(shí)驗(yàn)要求：運(yùn)算器的字長為32位，至少能夠?qū)崿F(xiàn)加法、減法、邏輯與、邏輯或四種運(yùn)算，并產(chǎn)生N(結(jié)果為負(fù))、Z(結(jié)果為零)、V(結(jié)果溢出)、C(進(jìn)位)四個(gè)標(biāo)志位。要求采用層次化的建模方法，即先搭建低層模塊，然后再逐級(jí)搭建高層模塊。實(shí)驗(yàn)五 一位比較器的設(shè)計(jì)與仿真實(shí)驗(yàn)?zāi)繕?biāo)：設(shè)計(jì)一個(gè)一位數(shù)據(jù)比較器模型，并進(jìn)行仿真測試。實(shí)驗(yàn)要求：比較a與b，如果a和b相同，則給出結(jié)果1，否則給出結(jié)果0。實(shí)驗(yàn)六 八位比較器的設(shè)計(jì)與仿真實(shí)驗(yàn)?zāi)康模涸O(shè)計(jì)一個(gè)字節(jié)（8位）的比較器，并進(jìn)行仿真測試。實(shí)驗(yàn)要求：比較兩個(gè)一字節(jié)數(shù)據(jù)a7:0，b7:0的大小，如a7:0大于b7:0，則輸出1，否則輸出0。實(shí)驗(yàn)七 1/2分頻器的設(shè)計(jì)與仿真實(shí)驗(yàn)?zāi)繕?biāo)：設(shè)計(jì)一個(gè)1/2分頻器，并進(jìn)行仿真測試。實(shí)驗(yàn)要求：實(shí)現(xiàn)1/2分頻器的分頻、復(fù)位功能。實(shí)驗(yàn)八 二選一多路選擇器的設(shè)計(jì)與仿真實(shí)驗(yàn)?zāi)繕?biāo)：設(shè)計(jì)一個(gè)二選一多路選擇器，并進(jìn)行仿真測試。實(shí)驗(yàn)要求：當(dāng)控制信號(hào)s1為低電平時(shí)，輸出out與輸入a相同，否則與b相同。實(shí)驗(yàn)九 四選一多路選擇器的設(shè)計(jì)與仿真實(shí)驗(yàn)?zāi)繕?biāo)：設(shè)計(jì)一個(gè)四選一多路選擇器，并進(jìn)行仿真測試。實(shí)驗(yàn)要求：當(dāng)s1,s0均為低電平時(shí)，輸出i0；當(dāng)s1為低電平，s0為高電平時(shí)，輸出i1；當(dāng)s1為高電平，s0為低電平時(shí)，輸出i2；當(dāng)s1,s0均為高電平時(shí)，輸出i3。實(shí)驗(yàn)十 3-8譯碼器的設(shè)計(jì)與仿真實(shí)驗(yàn)?zāi)繕?biāo)：設(shè)計(jì)一個(gè)3-8譯碼器，并進(jìn)行仿真測試。實(shí)驗(yàn)要求：輸入信號(hào)為3位的in，輸出信號(hào)為8位的out，實(shí)現(xiàn)3-8譯碼器的功能。實(shí)驗(yàn)十一 觸發(fā)器的設(shè)計(jì)與仿真實(shí)驗(yàn)?zāi)繕?biāo)：設(shè)計(jì)一個(gè)觸發(fā)器，并進(jìn)行仿真測試。實(shí)驗(yàn)要求：當(dāng)時(shí)鐘上升沿來時(shí)，將輸入信號(hào)輸出。實(shí)驗(yàn)十二 移位寄存器的設(shè)計(jì)與仿真實(shí)驗(yàn)?zāi)繕?biāo)：設(shè)計(jì)一個(gè)移位寄存器，并進(jìn)行仿真測試。實(shí)驗(yàn)要求：時(shí)鐘上升沿時(shí)，判斷清零信號(hào)clr的取值，如果clr為高電平，寄存器清零；否則寄存器內(nèi)數(shù)據(jù)左移1位，并把輸入信號(hào)din的值放入寄存器的最低位，輸出寄存器內(nèi)的數(shù)據(jù)。實(shí)驗(yàn)十三 存儲(chǔ)器設(shè)計(jì)與仿真實(shí)驗(yàn)?zāi)繕?biāo)：設(shè)計(jì)一個(gè)寄存器堆模型，并進(jìn)行仿真測試。實(shí)驗(yàn)要求：該寄存器堆具有32個(gè)32位的寄存器，并具有2個(gè)讀端口和1個(gè)寫端口。采用層次化的建模方法，即先搭建低層模塊，然后再逐級(jí)搭建高層模塊。注意測試的完備性。實(shí)驗(yàn)十四 同步FIFO的設(shè)計(jì)與仿真實(shí)驗(yàn)?zāi)繕?biāo)：用16*8 RAM實(shí)現(xiàn)一個(gè)同步先進(jìn)先出（FIFO）隊(duì)列設(shè)計(jì)并仿真測試。實(shí)驗(yàn)要求: 由寫使能端控制該數(shù)據(jù)流的寫入FIFO，并由讀使能控制FIFO中數(shù)據(jù)的讀出。寫入和讀出的操作由時(shí)鐘的上升沿觸發(fā)。當(dāng)FIFO的數(shù)據(jù)滿和空的時(shí)候分別設(shè)置相應(yīng)的高電平加以指示。頂層信號(hào)定義：信號(hào)名稱I/O功能描述源/目標(biāo)備注RstIn全局復(fù)位（低有效）管腳ClkIn全局時(shí)鐘管腳頻率10Mhz;占空比：50%Wr_enIn低有效寫使能管腳Rd_enIn低有效讀使能管腳Data_in7：0In數(shù)據(jù)輸入端管腳Data_out7：0Out數(shù)據(jù)輸出端管腳EmptyOut空指示信號(hào)管腳為高時(shí)表示fifo空FullOut滿指示信號(hào)管腳為高時(shí)表示fifo滿頂層模塊劃分及功能實(shí)現(xiàn)該同步fifo可劃分為如下四個(gè)模塊，如圖1所示：存儲(chǔ)器模塊（RAM）用于存放及輸出數(shù)據(jù)；讀地址模塊(rd_addr)用于讀地址的產(chǎn)生；寫地址模塊（wr_addr）用于寫地址的產(chǎn)生標(biāo)志模塊（flag_gen）-用于產(chǎn)生FIFO當(dāng)前空滿狀態(tài)。圖1同步FIFO的模塊劃分實(shí)驗(yàn)十五 狀態(tài)機(jī)的設(shè)計(jì)與仿真實(shí)驗(yàn)?zāi)繕?biāo)：實(shí)現(xiàn)如圖所示的一個(gè)具有4個(gè)狀態(tài)的有限狀態(tài)機(jī)并仿真測試。實(shí)驗(yàn)要求：同步時(shí)鐘為Clock，輸入信號(hào)為A和Reset，輸出信號(hào)為K2和K1。狀態(tài)的轉(zhuǎn)移在同步時(shí)鐘（Clock）的上升沿時(shí)發(fā)生，往哪個(gè)狀態(tài)的轉(zhuǎn)移取決于目前所在的狀態(tài)和輸入的信號(hào)（Reset和A），如下圖。實(shí)驗(yàn)十六 控制器設(shè)計(jì)與仿真實(shí)驗(yàn)?zāi)繕?biāo)：設(shè)計(jì)一個(gè)多周期處理機(jī)控制器，并進(jìn)行仿真測試。實(shí)驗(yàn)要求：該處理機(jī)能夠?qū)崿F(xiàn)下頁表所示的指令系統(tǒng)。要求把指令的執(zhí)行分為以下5個(gè)步驟，每個(gè)步驟用一個(gè)時(shí)鐘周期。1、取指令及PC+1周期2、指令譯碼、讀寄存器及轉(zhuǎn)移周期3、ALU執(zhí)行或者存儲(chǔ)器地址計(jì)算周期4、ALU指令結(jié)束周期或者存儲(chǔ)器訪問周期5、寫回周期該多周期處理機(jī)的數(shù)據(jù)路徑如下控制信號(hào)定義：參見上圖，數(shù)據(jù)路徑所需要的控制信號(hào)如下：WRITEPC：PC寫使能信號(hào)，為1時(shí)，CLK上升沿把PC輸入端的數(shù)據(jù)寫入PC； SELLDST：存儲(chǔ)器地址輸入選擇，為1時(shí)，選ALU計(jì)算出的地址，為0選PC； WRITEMEM：寫存儲(chǔ)器使能信號(hào)，由store指令產(chǎn)生；WRITEIR：IR寫使能信號(hào)，為1時(shí)，CLK上升沿把由PC訪問到的指令寫入IR； SELLOAD：寄存器堆數(shù)據(jù)輸入選擇，為1時(shí)選存儲(chǔ)器輸出，為0選ALU輸出；SELST：執(zhí)行store指令時(shí)，從寄存器堆Q2端口讀出寄存器rd的內(nèi)容；WRITEREG：寫寄存器堆使能信號(hào)；SELALUA：ALU A輸入端選擇，0選寄存器RS1,1選PC;SELALUB：ALU B輸入端選擇，00選寄存器RS2,01選立即數(shù)IM，10選1，11選偏移量;ALUOP：ALU操作控制碼；WRITEZERO：寫標(biāo)志寄存器ZERO的使能信號(hào)；多周期處理機(jī)的控制部件電路結(jié)構(gòu)多周期處理機(jī)的狀態(tài)轉(zhuǎn)移圖狀態(tài)：完成某些特定功能的一個(gè)時(shí)鐘周期，例如我們把取指令周期定義為一個(gè)狀態(tài)，把指令譯碼周期定義為下一個(gè)狀態(tài)。狀態(tài)之間的轉(zhuǎn)化發(fā)生在時(shí)鐘上升沿。對于同一個(gè)問題，狀態(tài)的定義和劃分可以是不同的。下面給出一種多處理機(jī)的狀態(tài)劃分方案。見下圖：多周期處理機(jī)的狀態(tài)轉(zhuǎn)移表其中：RR=and+or+add+sub(寄存器-寄存器操作);RI=andi+ori+addi+subi(寄存器-立即數(shù)操作);BR=branch+bne+be