FPGA數(shù)字跑表.doc

電子信息工程專業(yè)FPGA與ASIC設(shè)計實踐教程設(shè)計報告班級：電子信息工程1303班學(xué)號：201315110 姓名: 田佳鑫 日期：2015年11月4日 指導(dǎo)老師：何英昊 目錄1系統(tǒng)總體方案及硬件設(shè)計.3 1.1設(shè)計內(nèi)容.3 1.2 設(shè)計要求.3 1.3 實現(xiàn)要求.32各模塊設(shè)計及電路圖.3 2.1設(shè)計項目簡介.3 2.2分塊設(shè)計代碼.4 2.3總體框圖設(shè)計.7 2.4管腳鎖定圖.83課程設(shè)計體會.81系統(tǒng)總體方案及硬件設(shè)計1.1 設(shè)計內(nèi)容 數(shù)字跑表電路1.2設(shè)計要求(1)跑表的計時范圍為0.0159min59.99s。(2)具有異步清零、啟動。計時和暫停功能。(3)輸入時鐘頻率為100Hz。(4)要求數(shù)字跑表的輸出能夠直接驅(qū)動共陰極7段數(shù)碼管。1.3 實現(xiàn)要求 (1)分析功能要求,劃分功能模塊。 (2)編寫各模塊的Verilog HDL語言設(shè)計程序。 (3)在Quartus軟件或其他EDA軟件上完成設(shè)計和仿真。 (4)根據(jù)實驗裝置上的CPLD/FPGA芯片，在適配時選擇相應(yīng)的芯片，將設(shè)計生 成配置文件或JEDEC文件，然后將配置文件或JEDEC文件下載到實驗裝置上運(yùn)行，操作實驗裝置上設(shè)定的功能開關(guān)，驗證設(shè)計功能。2各模塊設(shè)計及電路圖2.1 設(shè)計項目簡介 主控模塊分別連接6個數(shù)碼管顯示模塊和分頻模塊，分頻模塊給主控模塊的計數(shù)器提供時鐘源，主控模塊在按鍵的控制下，在其中計數(shù)器的作用下輸出給數(shù)碼管顯示裝置，實現(xiàn)跑表功能。分頻器計數(shù)器振蕩器顯示控制按鍵2.2分塊設(shè)計代碼（1）分頻模塊：module fenpin(CLK,CLK2); /輸入50MHz，輸出分頻到1Hzinput CLK;output CLK2;reg CLK2;reg31:0 counter2; parameter N2=5000000; always(posedge CLK)beginif(counter2=250000)begin counter2=0; CLK2=CLK2; end else counter2=counter2+1;endendmodule（2）控制模塊：module sz(clk,clr,pause,msh,msl,sh,sl,mh,ml);inputclk,clr;input pause;output3:0msh,msl,sh,sl,mh,ml;reg3:0msh,msl,sh,sl,mh,ml;reg cn1,cn2;always(posedgeclk or posedgeclr)beginif(clr)beginmsh,msl=8h00;cn1=0;endelseif(!pause)beginif(msl=9)beginmsl=0;if(msh=9)beginmsh=0;cn1=1;endelsemsh=msh+1;endelsebeginmsl=msl+1;cn1=0;endendendalways(posedge cn1 or posedgeclr)beginif(clr)beginsh,sl=8h00;cn2=0;endelseif(sl=9)beginsl=0;if(sh=5)beginsh=0;cn2=1;endelsesh=sh+1;endelsebeginsl=sl+1;cn2=0;endendalways(posedge cn2 or posedgeclr)beginif(clr)beginmh,ml=8h00;endelseif(ml=9)beginml=0;if(mh=5)mh=0;elsemh=mh+1;endelseml=ml+1;endendmodule（3）顯示模塊：module XS7D(DIN,DOUT);input 3:0DIN;output 6:0DOUT;reg 6:0DOUT;always (DIN)begincase(DIN)0:DOUT=b1000000;1:DOUT=b1111001;2:DOUT=b0100100;3:DOUT=b0110000;4:DOUT=b0011001;5:DOUT=b0010010;6:DOUT=b0000010;7:DOUT=b1111000;8:DOUT=b0000000;9:DOUT=b0010000;10:DOUT=b0001000;11:DOUT=b0000011;12:DOUT=b1000110;13:DOUT=b0100001;14:DOUT=b0000110;15:DOUT=b0001110;endcaseendendmodule2.3總體框圖設(shè)計2.4管腳鎖定圖三、課程設(shè)計體會 FPGA即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。通過學(xué)習(xí)制作數(shù)字跑表，我對于可編程邏輯器件有了更加深刻地體會。這次實驗設(shè)計，我的分頻模塊和顯示模塊都令我特別頭疼，但是在認(rèn)真的學(xué)習(xí)過后，我認(rèn)識到了一些錯誤和漏洞，我正確的改正了由于分頻過快導(dǎo)