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實(shí)驗(yàn)二：數(shù)值比較器設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康撵柟蘍uartusII軟件的使用，熟悉Verilog HDL程序結(jié)構(gòu)，學(xué)會(huì)用文本輸入法設(shè)計(jì)邏輯電路。二、 數(shù)值比較器原理根據(jù)兩位二進(jìn)制數(shù)的大小得到對(duì)應(yīng)的比較結(jié)果，其電路示意圖及電路特性表為：比較器電路示意圖 比較器特性表 A B A B 0 00 1 00 11 0 01 00 0 11 10 1 0三、 程序Module bijiao(A,B,Ys,Ye,Yb);Input A,B;Output Ys,Ye,Yb;Reg Ys,Ye,Yb;Always(AorB)If(AB)BeginYs=0;Ye=0;Yb=1;EndElse if(A=B)BeginYs=0;Ye=1;Yb=0;EndElseBeginYs=1;Ye=0;Y=0;EndEnd moudle四、 仿真結(jié)果五、 實(shí)驗(yàn)總結(jié)這個(gè)實(shí)驗(yàn)讓我理清了思路，讓我不再迷茫，讓我的基礎(chǔ)更扎實(shí)了，讓我熟悉了數(shù)據(jù)比較起的原理，并熟悉了程序，但還是在第一次的時(shí)候錯(cuò)誤百出，所以我還要勤加努力，相信勤能補(bǔ)拙。

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