基于FPGA的16QAM調(diào)制系統(tǒng).doc

基于FPGA的16QAM調(diào)制器的實(shí)現(xiàn)1文檔類型設(shè)計(jì)及測試文檔作者王曉西學(xué)號(hào)109220081001003日期2010年12月5日目錄一、QAM調(diào)制原理4二、16QAM調(diào)制器的實(shí)現(xiàn)5三、16QAM調(diào)制器的仿真結(jié)果7四、附錄111 頂層模塊112 時(shí)鐘分頻模塊123 串并轉(zhuǎn)換模塊134 差分模塊和星座映射模塊145 DDS 和加法器模塊166 testbench 源程序217 用matlab 進(jìn)行頻譜分析22一、QAM調(diào)制原理正交幅度調(diào)制(QAM)是一種把數(shù)字信息包含在載波的振幅和相位中的數(shù)字調(diào)制方式，也是ASK和PSK的結(jié)合。式(1)表示了QAM信號(hào)，它還可用式(2)來表示在QAM中是如何結(jié)合幅度和相位調(diào)制的。 （1） （2）16QAM信號(hào)的產(chǎn)生有兩種基本方法：正交調(diào)幅法是用兩路正交的四電平振幅鍵控信號(hào)疊加而成；四相疊加法是用兩路獨(dú)立的四相移相鍵控信號(hào)疊加而成。其中，16QAM正交調(diào)幅法的調(diào)制方框圖如圖1所示。輸入的二進(jìn)制數(shù)據(jù)經(jīng)過串一并變換分別進(jìn)入a1、a2、b1和b2，4個(gè)信道：每個(gè)信道的數(shù)據(jù)速率降為原來的14。24電平轉(zhuǎn)換器產(chǎn)生一個(gè)四電平的PAM信號(hào)，每個(gè)24電平轉(zhuǎn)換器的輸出有2種量值和2種相位。兩個(gè)PAM信號(hào)分別調(diào)制同相和正交載波，每一個(gè)調(diào)制器有4種可能的輸出，經(jīng)線性加法器合并產(chǎn)生16QAM信號(hào)。 圖1 16QAM調(diào)制原理圖每路PAM信號(hào)的量值和相位由輸入的二進(jìn)制數(shù)據(jù)及其比特分配模式星座圖決定。16QAM星座圖通常有自然碼邏輯和Gray碼邏輯2種比特模式。因?yàn)镚ray碼可以消除相鄰點(diǎn)間符號(hào)差錯(cuò)中的2比特誤差，即可減小相同符號(hào)差錯(cuò)率中的誤比特率，IEEE8021la和HiperLAN2標(biāo)準(zhǔn)中所有的星座都是Gray碼的。本文在設(shè)計(jì)16QAM的時(shí)候，采用圖2的Gray模式進(jìn)行編碼，圖中4個(gè)比特位從左至右的順序?yàn)閎lb2ala2。圖2 16QAM星座圖的Gray碼邏輯模式二、16QAM調(diào)制器的實(shí)現(xiàn)系統(tǒng)輸入數(shù)據(jù)速率為100 Kbs；系統(tǒng)正交調(diào)制載波頻率為1 MHz。調(diào)制部分主要由Ahera公司推出的Cyclone系列器件EPlC6Q240C8實(shí)現(xiàn)該器件完成對輸入數(shù)據(jù)串并變換、差分編碼、星座影射等。設(shè)計(jì)EDA工具為Ahera集成設(shè)計(jì)軟件Quartus II 72版本；硬件描述Verilog HDL語言完成邏輯設(shè)計(jì)。本系統(tǒng)還用到仿真工具M(jìn)atlab，搭建16QAM調(diào)制器的simulink模塊，采用示波器觀看波形。 1 系統(tǒng)總體框圖 16QAM調(diào)制器的實(shí)現(xiàn)主要包括時(shí)鐘模塊、串并變換模塊、查分編碼模塊、星座映射、DDS模塊、加法器模塊。系統(tǒng)總體框圖如下： 圖3 系統(tǒng)總體框圖系統(tǒng)頂層設(shè)計(jì)如下：圖4 系統(tǒng)頂層設(shè)計(jì)2 時(shí)鐘分頻時(shí)鐘分頻模塊clk利用N分頻器對10MHz系統(tǒng)時(shí)鐘信號(hào)進(jìn)行N分頻，以產(chǎn)生調(diào)制器模塊所需的工作時(shí)鐘。N分頻器是由模N2計(jì)數(shù)器實(shí)現(xiàn)的，分頻輸出信號(hào)模N2可自動(dòng)取反，以產(chǎn)生占空比為1：1的時(shí)鐘信號(hào)。由于信號(hào)源產(chǎn)生的基帶信號(hào)為1bit串行數(shù)據(jù)，其速率為100 kbps，經(jīng)并串轉(zhuǎn)換后的4 bit并行數(shù)據(jù)速率為400 kbps，所以，本設(shè)計(jì)還采用了100分頻器和400分頻器。另外將10Mhz直接送入到DDS模塊，使得輸出的載波頻率為1Mhz.3 串并轉(zhuǎn)換 1bit的數(shù)據(jù)送過來后，通過串并變換，將輸入的第一個(gè)數(shù)據(jù)同它后面的三個(gè)數(shù)據(jù)同時(shí)輸出，形成4bit的并行信號(hào)。4 差分編碼和星座映射 在本模塊，同樣根據(jù)調(diào)制方式不同，選用不同位的數(shù)據(jù)來進(jìn)行處理。由于幾乎都采用相干檢測的方式進(jìn)行解調(diào)，因此在解調(diào)端載波恢復(fù)存在著4個(gè)相位穩(wěn)定點(diǎn)，即提取的相干載波可能與接收信號(hào)載波有4種相位關(guān)系，稱作4重相位模糊度舊3。部分差分編碼能消除4重相位模糊度對解調(diào)的影響。而部分差分編碼相對于全差分編碼由于減少了差分編碼的bit數(shù)。因而減少了誤碼擴(kuò)散，具有較好的誤碼性能。 由于同樣的符號(hào)誤碼率下，采用格雷編碼比自然碼的比特誤碼率小，所以多幅度電平的電平邏輯采用格雷編碼映射。星座影射模塊輸入4bit并行數(shù)據(jù)，輸出為IQ路對應(yīng)的四幅值之一；4 bit并行信號(hào)需要將其影射到信號(hào)平面，星座影射實(shí)現(xiàn)采用查表法分別輸出I/Q對應(yīng)的幅值.對應(yīng)的量化表如下：表1 星座映射I/Q路輸入數(shù)據(jù)對應(yīng)的量化值00-201-11111025 DDS和線性加法器 在DDS模塊中，采用系統(tǒng)時(shí)鐘10Mhz,由公式可知：但取頻率字為K=32b11001100110011001100110011001, fc=10MHZ, N=32時(shí)，可得到輸出的正余弦波的頻率為1MHz。三、16QAM調(diào)制器的仿真結(jié)果1 使用Quartus 自帶仿真器仿真，其總體仿真圖如下：圖5 16QAM調(diào)制器的quartus仿真2將程序?qū)氲絤odelsim中，通過編寫testbench，得到如下仿真結(jié)果：圖6 16QAM調(diào)制器的modeldsim仿真3 使用MATLAB中simulink庫文件搭建一個(gè)16QAM調(diào)制系統(tǒng)：圖7 16QAM調(diào)制系統(tǒng)在MATLAB中的仿真實(shí)現(xiàn) 觀察最后的兩個(gè)示波器，首先是沒有加入噪聲的波形，顯示如下圖8 沒有噪聲的輸出波形讓輸出信號(hào)通過10dB噪聲的AWGN 信道后，輸出波形如下：圖9 通過AWGN信道后的輸出波形同時(shí)會(huì)得到映射在星座圖上的點(diǎn)，圖形如下：圖10 星座映射圖4 對輸出的數(shù)據(jù)進(jìn)行頻譜分析 通過在testbench中編寫程序，保存輸出的數(shù)據(jù)，再用MATLAB進(jìn)行頻譜分析，得到結(jié)果如下：圖11 輸出信號(hào)的頻譜分析四、附錄1 頂層模塊 module top(clk, /系統(tǒng)時(shí)鐘rst, /復(fù)位en, /使能信號(hào)data_in, /1bit信號(hào)輸入data_out, /16QAM信號(hào)輸出DATA_I, /I路對應(yīng)的量化值DATA_Q); /Q路對應(yīng)的量化值 input clk,rst,en; input data_in; output signed17:0 data_out; output signed 3:0 DATA_I,DATA_Q; wire clk_dds; /DDS塊的輸入時(shí)鐘 wire clk_100; /100kbs wire clk_400; /25kbs wire 3:0 data1; wire 3:0 data2; clk clkqam( .clk_sys(clk), .rst(rst), .clk_dds(clk_dds), .clk_100(clk_100), .clk_400(clk_400) );shift shiftqam( .clk_in(clk_100), .clk_out(clk_dds), .data_in(data_in), .rst(rst), .en(en), .data_out(data1) );diff diffqam( .clk(clk_dds), .rst(rst), .data_in(data1), .data_out_i(DATA_I), .data_out_q(DATA_Q), .data(data2) );add addqam ( .clk_dds(clk_dds), .rst(rst), .en(en), .data(data2), .dataout(data_out) );endmodulemodule clk( clk_sys, /10MHz rst, clk_dds, /10MHz clk_400, / 25Kbs clk_100); /100Kbs input clk_sys; input rst; output clk_dds,clk_400,clk_100; reg clk_400,clk_10,clk_100; reg 7:0 count2,count3,count4; assign clk_dds=clk_sys;always (posedge clk_sys or posedge rst) begin if (rst) begin count2=0; clk_100=0; end else begin if (count2=49) begin count2=0; clk_100=clk_100; end else begin count2=count2+b1; clk_100= clk_100; end end endalways (posedge clk_100 or posedge rst) begin if (rst) begin count3=0; clk_400=0; end else begin if (count3=1) begin count3=0; clk_400=clk_400; end else begin count3=count3+b1; clk_400= clk_400; end end endendmodule2 時(shí)鐘分頻模塊3 串并轉(zhuǎn)換模塊 module shift (clk_in, /寫入信號(hào)的時(shí)鐘clk_out, /輸出信號(hào)的時(shí)鐘data_in, /輸入信號(hào)data_out, / 輸出信號(hào)rst,en);input clk_in,clk_out,rst,en;input data_in;output reg 3:0 data_out;reg 3:0 dout;always (posedge clk_in or posedge rst) begin if(rst) begin dout=0; end else begin if(en) begin dout=dout2:0,data_in; end else dout=dout; end end always (posedge clk_out or posedge rst) begin if(rst) data_out=0; else data_out=dout;endendmodule4 差分模塊和星座映射模塊module diff(clk, data_in, / 輸入信號(hào)data_out_i, /I路對應(yīng)的量化值data_out_q, /Q路對應(yīng)的量化值rst,data); /輸出信號(hào) input clk,rst;input 3:0 data_in;output signed 3:0 data_out_i,data_out_q;reg 3:0 data_out_i,data_out_q;output reg 3:0 data;wire a,b,c,d;reg dataa,datab;reg prea,preb;reg 1:0regi,regq;assign a=data_in3;assign b=data_in2;assign c=data_in1;assign d=data_in0;/assign data=regi,regq;always (posedge clk or posedge rst) begin if (rst) begin prea=0; end else begin dataa = (a=0)? prea : prea;prea = dataa;endendalways (posedge clk or posedge rst) begin if (rst) begin preb=0; end else begin datab = (b=0)? preb : preb;preb = datab; endend always (posedge clk or posedge rst) begin if (rst) begin regi=0; regq=0; end else begin regi=dataa,c; regq=datab,d; endendalways (posedge clk )begin case(regi) b00 : data_out_i=-d2; b01 : data_out_i=-d1; b11 : data_out_i=d1; b10 : data_out_i=d2; endcaseendalways (posedge clk)begin case(regq) b00 : data_out_q=-d2; b01 : data_out_q=-d1; b11 : data_out_q=d1; b10 : data_out_q=d2; endcaseendalways (posedge clk or posedge rst)begin if(rst) begin data=0; end else begin data=regi,regq; endendendmodule5 DDS 和加法器模塊module add(clk_dds, /輸入信號(hào)時(shí)鐘rst,en,data, dataout,); /16QAM信號(hào)input rst,en,clk_dds;input 3:0 data;output signed17:0 dataout;reg signed16:0 csignal,ssignal;wire signed 15:0 cosine; /cos值wire signed 15:0 sine; /sin值wire 31:0 addra; / DDS頻率字assign addra=b11001100110011001100110011001;assign dataout= csignal16,csignal+ ssignal16,ssignal;always (posedge clk_dds or posedge rst)begin if(rst) begin csignal = 0;ssignal = 0; end else begin case(data) 4b0000: begin /-2cos-2sin csignal16:1 = cosine15:0; csignal0 = 0; ssignal16:1 = sine15:0; ssignal0 = 0; end4b0001: begin / -2cos-sin csignal16:1 = cosine15:0; csignal0 = 0; ssignal16 = sine15; ssignal15:0 = sine15:0;end4b0010: begin / -2cos+2sin csignal16:1 = cosine15:0; csignal0 = 0; ssignal16:1 = sine15:0; ssignal0 = 0; end4b0011: begin / -2cos+sin csignal16:1 = cosine15:0; csignal0 = 0; ssignal16 = sine15; ssignal15:0 = sine15:0; end4b0100: begin / -cos-2sin csignal16 = cosine15; csignal15:0 = cosine15:0; ssignal16:1 = sine15:0; ssignal0 = 0; end4b0101: begin / -cos-sin csignal16 = cosine15; csignal15:0 = cosine15:0; ssignal16 = sine15; ssignal15:0 = sine15:0; end4b0110: begin/ -cos+2sin csignal16 = cosine15; csignal15:0 = cosine15:0; ssignal16:1 = sine15:0; ssignal0 = 0; end4b0111: begin / -cos+sin csignal16 = cosine15; csignal15:0 = cosine15:0; ssignal16 = sine15; ssignal15:0 = sine15:0; end4b1000: begin / 2cos-2sin csignal16:1 = cosine15:0; csignal0 = 0; ssignal16:1 = sine15:0; ssignal0 = 0; end4b1001: begin / 2cos-sin csignal16:1 = cosine15:0; csignal0 = 0; ssignal16:1 = sine15:0; ssignal0 = 0; end4b1010: begin /2cos+2sin csignal16:1 = cosine15:0; csignal0 = 0; ssignal16:1 = sine15:0; ssignal0 = 0; end4b1011: begin / 2cos+sin csignal16:1 = cosine15:0; csignal0 = 0; ssignal16 = sine15; ssignal15:0 = sine15:0; end4b1100: begin / cos-2sin csignal16 = cosine15; csignal15:0 = cosine15:0; ssignal16:1 = sine15:0; ssignal0 = 0; end4b1101: begin / cos-sin csignal16 = cosine15; csignal15:0 = cosine15:0; ssignal16 = sine15; ssignal15:0 = sine15:0; end4b1110: begin / cos+2sin csignal16 = cosine15; csignal15:0 = cosine15:0; ssignal16:1 = sine15:0; ssignal0 = 0; end 4b1111: begin / cos+sin csignal16 = cosine15; csignal15:0 = cosine15:0; ssignal16 = sine15; ssignal15:0 = sine15:0; end default: begin csignal = 0; ssignal = 0;endendcaseendend dds ddsqam( .data(addra), .en(en), .reset(rst), .clk(clk_dds), .sine(sine), .cose(cosine) );Endmodule/module dds(data, en, clk, reset, sine, cose); / DDS模塊input 31 : 0 data; /頻率控制字input en; /頻率控制字寫使能input clk; input reset; output signed15 : 0 sine; /正弦信號(hào)輸出output signed15 : 0 cose; /余弦信號(hào)輸出reg 31 : 0 ADD_A; /正弦波產(chǎn)生模塊的相位累加器reg 31 : 0 ADD_B; /余弦波產(chǎn)生模塊的相位累加器reg signed 15 : 0 cose_DR; /余弦波的查找表地址reg signed 15 : 0 sine_DR; /wire 31 : 0 data; /頻率控制字wire 9 : 0 ROM_A;wire signed 15 : 0 cose_D;wire signed 15 : 0sine_D;assign cose = cose_DR;assign sine = sine_DR;assign ROM_A = ADD_B31 : 22; begin if(reset) /系統(tǒng)初始化時(shí),默認(rèn)的頻率控制字為0 ADD_A = 0; else if(en) ADD_A = data; else ADD_A = ADD_A ;endalways (posedge clk or posedge reset)begin if(reset) ADD_B = 0; else ADD_B = ADD_B + ADD_A; /ADD_B為累加的結(jié)果endalways (posedge clk or posedge reset)begin if(reset) cose_DR = 0; else cose_DR = cose_D;endalways (posedge clk or posedge reset)begin if(reset) sine_DR = 0; else sine_DR = sine_D;end/調(diào)用兩個(gè)ROM，存儲(chǔ)著正余弦波形一個(gè)周期的數(shù)值。rom_cose cose1( .addra(ROM_A), .clka(clk), .douta(cose_D);rom_sine sine1( .addra(ROM_A), .clka(clk), .douta(sine_D);endmodule module rom_sine( /產(chǎn)生sin信號(hào)模塊addra,clka,douta);inputclka;input9:0addra;output15:0douta;regsigned15:0douta;always (posedge clka) begin case(addra)10d 1 : douta= 16d 1 ;10d 2 : douta= 16d 1 ;10d 3 : douta= 16d 2 ; 10d 1021 : douta= -16d2 ;10d 1022 : douta= -16d1 ;10d 1023 : douta= -16d1 ;10d 1024 : douta= d0 ;endcaseend endmodulemodule rom_cose( /產(chǎn)生cos信號(hào)模塊addra,clka,douta);inputclka;input9:0addra;output15:0douta;regsigned15:0douta;always (posedge clka) begin case(addra)10d 0 : douta=16d100 ;10d 1 : douta=16d100 ;10d 2 : douta=16d100 ;10d 3 : douta=16d100 ;10d 4 : douta=16d100 ; 10d 1020 : douta=16d100 ;10d 1021 : douta=16d100 ;10d 1022 : douta=16d100 ;10d 1023 : douta=16d100 ;endcaseend endmodule 6 testbench 源程序timescale 1ns/1nsmodule qam_tb;reg clk,en,rst;reg data_in;integer handle;wire signed 17:0 data_out;wire signed 3:0 DATA_I,DATA_Q;always beginclk=1b0;#50;clk=1b1;#50;endinitial begin #1 en=1; #1 rst=1b0; #50 rst=1b1; #100 rst=1b0; # 1 data_in=1; handle=$fopen(dataout.dat,w);endalways (posedge clk)begin $fdisplay(handle,%d,data_out);endinitial #1000000 begin $fclose(handle); endtop qam( .rst(rst), .en(en), .clk(clk), .data_in(data_in), .DATA_I(DATA_I), .DATA_Q(DATA_Q), .data_out(data_out) );endmodule7 用matlab 進(jìn)行頻譜分析load dataout.dat; % 導(dǎo)入波形數(shù)據(jù)N=length(dataout); HaningWin=window(Hanning,N); %加漢明窗dataout=dataout.*HaningWin; H=fft(dataout,1024); %取1024個(gè)點(diǎn)的FFTmagH=abs(H);angH=phase(H); dBH=-20*log(magH.*magH); %幅度換算為DB值subplot(2,1,1); %畫兩行一列的第一個(gè)圖plot(magH);grid on title(頻譜分析);xlabel(頻率/Hz );ylabel(幅度/V );subplot(2,1,2); %畫兩行一列的第二個(gè)圖plot(dBH); grid onxlabel(頻率/Hz );ylabel(幅度/dB );袁節(jié)膅薂羄肅蒃薁蚃芀荿薀螆肅芅蕿袈羋膁蚈羀肁蒀蚇蝕襖莆蚇螂肀莂蚆羅袂羋蚅蚄膈膄蚄螇羈蒂蚃衿膆莈螞羈罿芄螁蟻膄膀螁螃羇葿螀裊膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃螞肂莈蒂螄羋芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羈莀蒈羃膇芆蕆蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃蠆羆艿薃袁節(jié)膅薂羄肅蒃薁蚃芀荿薀螆肅芅蕿袈羋膁蚈羀肁蒀蚇蝕襖莆蚇螂肀莂蚆羅袂羋蚅蚄膈膄蚄螇羈蒂蚃衿膆莈螞羈罿芄螁蟻膄膀螁螃羇葿螀裊膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃螞肂莈蒂螄羋芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羈莀蒈羃膇芆蕆蚃羀膂蒆螅膅蒁薅袇羈莇襖羋蕆袇螀芇蕿蝕聿芆艿蒃肅芅蒁螈羈芄薃薁袆芃芃螆螂芃蒞蕿肁節(jié)蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈螞螂羂薁袈肀肁芀蟻羆肁莃袆袂肀薅蠆袈聿蚇蒂膇肈莇螇肅肇葿薀罿肆薂螆裊肅芁薈螁膅莃螄聿膄蒆薇羅膃蚈螂羈膂莈蚅袇膁蒀袀螃膀薂蚃肂腿節(jié)衿羈腿莄螞襖羋蕆袇螀芇蕿蝕聿芆艿蒃肅芅蒁螈羈芄薃薁袆芃芃螆螂芃蒞蕿肁節(jié)蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈螞螂羂薁袈肀肁芀蟻羆肁莃袆袂肀薅蠆袈聿蚇蒂膇肈莇螇肅肇葿薀罿肆薂螆裊肅芁薈螁膅莃螄聿膄蒆薇羅膃蚈螂羈膂莈蚅袇膁蒀袀螃膀薂蚃肂腿節(jié)衿羈腿莄螞襖羋蕆袇螀芇蕿蝕聿芆艿蒃肅芅蒁螈羈芄薃薁袆芃芃螆螂芃蒞蕿肁節(jié)蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈螞螂羂薁袈肀肁芀蟻羆肁莃袆袂肀薅蠆袈聿蚇蒂膇肈莇螇肅肇葿薀罿肆薂螆裊肅芁薈螁膅莃螄聿膄蒆薇羅膃蚈螂羈膂莈蚅袇膁蒀袀螃膀薂蚃肂腿節(jié)衿羈腿莄螞襖羋蕆袇螀芇蕿蝕聿芆艿蒃肅芅蒁螈羈芄薃薁袆芃芃螆螂芃蒞蕿肁節(jié)蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈螞螂羂薁袈肀肁芀蟻羆肁莃袆袂肀薅蠆袈聿蚇蒂膇肈莇螇肅肇葿薀罿肆薂螆裊肅芁薈螁膅莃螄聿膄蒆薇羅膃蚈螂羈膂莈蚅袇膁蒀袀螃膀薂蚃肂腿節(jié)衿羈腿莄螞襖羋蕆袇螀芇蕿蝕聿芆艿蒃肅芅蒁螈羈芄薃薁袆芃芃螆螂芃蒞蕿肁節(jié)蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈螞螂羂薁袈肀肁芀蟻羆肁莃袆袂肀薅蠆袈聿蚇蒂膇肈莇螇肅肇葿薀罿肆薂螆裊肅芁薈螁膅莃螄聿膄蒆薇羅膃蚈螂羈膂莈蚅袇膁蒀袀螃膀薂蚃肂腿節(jié)衿羈腿莄螞襖羋蕆袇螀芇蕿蝕聿芆艿蒃肅芅蒁螈羈芄薃薁袆芃芃螆螂芃蒞蕿肁節(jié)蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈螞螂羂薁袈肀肁芀蟻羆肁莃袆袂肀薅蠆袈聿蚇蒂膇肈莇螇肅肇葿薀罿肆薂螆裊肅芁薈螁膅莃螄聿膄蒆薇袁節(jié)膅薂羄肅蒃薁蚃芀荿薀螆肅芅蕿袈羋膁蚈羀肁蒀蚇蝕襖莆蚇螂肀莂蚆羅袂羋蚅蚄膈膄蚄螇羈蒂蚃衿膆莈螞羈罿芄螁蟻膄膀螁螃羇葿螀裊膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃螞肂莈蒂螄羋芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羈莀蒈羃膇芆蕆蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃蠆羆艿薃袁節(jié)膅薂羄肅蒃薁蚃芀荿薀螆肅芅蕿袈羋膁蚈羀肁蒀蚇蝕襖莆蚇螂肀莂蚆羅袂羋蚅蚄膈膄蚄螇羈蒂蚃衿膆莈螞羈罿芄螁蟻膄膀螁螃羇葿螀裊膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃螞肂莈蒂螄羋芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羈莀蒈羃膇芆蕆蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃蠆羆艿薃袁節(jié)膅薂羄肅蒃薁蚃芀荿薀螆肅芅蕿袈羋膁蚈羀肁蒀蚇蝕襖莆蚇螂肀莂蚆羅袂羋蚅蚄膈膄蚄螇羈蒂蚃衿膆莈螞羈罿芄螁蟻膄膀螁螃羇葿螀裊膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃螞肂莈蒂螄羋芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羈莀蒈羃膇芆蕆蚃羀膂蒆螅膅