組合邏輯電路的分析與設(shè)計

第三章 組合邏輯電路的分析與設(shè)計教學(xué)要求 1. 掌握邏輯代數(shù)的三種基本運算、三項基本定理、基本公式和常用公式；2. 掌握邏輯函數(shù)的公式化簡法和卡諾圖化簡法；3. 了解最小項、最大項、約束項的概念及其在邏輯函數(shù)化簡中的應(yīng)用。4. 掌握組合邏輯電路的分析與設(shè)計方法；5. 了解組合電路中的競爭與冒險現(xiàn)象、產(chǎn)生原因及消除方法。教學(xué)內(nèi)容1 邏輯代數(shù)的三種基本運算、三項基本定理、基本公式和常用公式2 邏輯函數(shù)的公式化簡法和卡諾圖化簡法3 最小項、最大項、約束項的概念及其在邏輯函數(shù)化簡中的應(yīng)用4 組合邏輯電路的分析方法5 組合邏輯電路的設(shè)計方法6 組合電路中的競爭與冒險現(xiàn)象、產(chǎn)生原因及消除方法組合邏輯電路在任何時刻，輸出狀態(tài)只決定于同一時刻各輸入狀態(tài)的組合，而與先前狀態(tài)無關(guān)的邏輯電路。組合邏輯電路具有如下特點：（1）輸出、輸入之間沒有反饋延遲通路；（2）電路中不含記憶單元。 3.1 邏輯代數(shù)邏輯代數(shù)是分析和設(shè)計邏輯電路不可缺少的數(shù)學(xué)工具。邏輯代數(shù)提供了一種方法，即使用二值函數(shù)進(jìn)行邏輯運算。邏輯代數(shù)有一系列的定律和規(guī)則，用它們對數(shù)學(xué)表達(dá)式進(jìn)行處理，可以完成對電路的化簡、變換、分析和設(shè)計。一、邏輯代數(shù)的基本定律和恒等式常用邏輯代數(shù)定律和恒等式表：P90基本定律加乘非結(jié)合律交換律分配律反演律（摩根定律）吸收律其他常用恒等式表中的基本定律是根據(jù)邏輯加、乘、非三種基本運算法則，推導(dǎo)出的邏輯運算的一些基本定律。對于表中所列的定律的證明，最有效的方法就是檢驗等式左邊的函數(shù)與右邊函數(shù)的真值表是否吻合。證明：證明如下： 二、邏輯代數(shù)的基本規(guī)則1.代入規(guī)則：在任何一個邏輯等式中，如果將等式兩邊出現(xiàn)的某變量A ，都用一個函數(shù)代替，則等式依然成立，這個規(guī)則稱為代人規(guī)則。例如 ，在B(AC)BABC中。，代人規(guī)則可以擴(kuò)展所有基本定律的應(yīng)用范圍。2.反演規(guī)則：根據(jù)摩根定律，求一個邏輯函數(shù)的非函數(shù)時，可以將中的與（）換成或（），或（）換成與（）；再將原變量換為非變量（如換成），非變量換為原變量；并將1換成0，0換成1；那么所得邏輯函數(shù)式就是。這個規(guī)則稱為反演規(guī)則。注意，交換時要保持原式中的先后順序，否則容易出錯。例如，求的非函數(shù)時，按照上述法則 ，可得，不能寫成。運用反演規(guī)則時必須注意兩點：（1）保持原來的運算優(yōu)先順序，即如果在原函數(shù)表達(dá)式中,AB之間先運算，再和其他變量進(jìn)行運算，那么非函數(shù)的表達(dá)式中，仍然是AB之間先運算。（2）對于反變量以外的非號應(yīng)保留不變。3.對偶規(guī)則：L是一個邏輯表達(dá)式，如把L中的與（）換成或（）,或（）換成與（）；1換成0，0換成1，那么就得到一個新的邏輯函數(shù)式，這就是L的對偶式，記作L。例如，則。變換時仍需注意保持原式中先與后或的順序。所謂對偶規(guī)則，是指當(dāng)某個邏輯恒等式成立時，則其對偶式也成立。利用對偶規(guī)則，可從已知公式中得到更多的運算公式。例如，吸收律成立，則它的對偶式也是成立的。三、邏輯函數(shù)的代數(shù)變換與化簡法在第章，曾經(jīng)通過列寫真值表，得到了樓梯照明燈控制的邏輯表達(dá)式，它是一個同或函數(shù)。那么 ，對應(yīng)唯一的真值表，邏輯函數(shù)表達(dá)式和實現(xiàn)它的邏輯電路是不是唯一的呢？下面就討論這個問題。1.邏輯函數(shù)的變換例3.1.1：函數(shù)對應(yīng)的邏輯圖如下圖所示。利用邏輯代數(shù)的基本定律對上述表達(dá)式進(jìn)行變換。解：結(jié)果表明，圖示電路也是一個同或門。例3.1.2：求同或函數(shù)的非函數(shù)。解：P93這個函數(shù)稱為異或函數(shù)，它表示當(dāng)兩個輸入變量取值相異（一個為0，另一個為1）時，輸出函數(shù)值為1。在MOS門電路中 ，我們已接觸過異或門，上面的推導(dǎo)更明確地告訴我們，異或門和同或門互為非函數(shù)。所以在異或門電路的輸出端再加一級反相器，也能得到同或門，如下圖所示。至此，我們已經(jīng)學(xué)到了不止一種同或函數(shù)，但是同或函數(shù)的真值表卻是唯一的，事實上還可以列舉許多。由此可以得出結(jié)論：一個特定的邏輯問題，對應(yīng)的真值表是唯一的，但實現(xiàn)它的電路多種多樣。這給設(shè)計電路帶來了方便，當(dāng)我們手頭缺少某種邏輯門的器件時，可以通過函數(shù)表達(dá)式的變換，避免使用這種器件而改用其他器件。這種情形在實際工作中常會遇到。 2.邏輯函數(shù)的化簡 一個邏輯函數(shù)可以有多種不同的邏輯表達(dá)式，如與或表達(dá)式、或與表達(dá)式、與非與非表達(dá)式、或非或非表達(dá)式以及與或非表達(dá)式等。以上五個式子是同一函數(shù)不同形式的最簡表達(dá)式。以下將著重討論與或表達(dá)式的化簡，因為與或表達(dá)式易于從真值表直接寫出，且只需運用一次摩根定律就可以從最簡與或表達(dá)式變換為與非一與非表達(dá)式，從而可以用與非門電路來實現(xiàn)。最簡與或表達(dá)式有以下兩個特點：與項（即乘積項）的個數(shù)最少。每個乘積項中變量的個數(shù)最少。代數(shù)法化簡邏輯函數(shù)是運用邏輯代數(shù)的基本定律和恒等式進(jìn)行化簡，常用下列方法： 并項法 吸收法 消去法 配項法使用配項的方法要有一定的經(jīng)驗，否則越配越繁。通常對邏輯表達(dá)式進(jìn)行化簡，要綜合使用上述技巧。以下再舉幾例。（課本P95）例3.1.3 化簡： 例3.1.4 第二節(jié)邏輯函數(shù)的卡諾圖化簡法 經(jīng)代數(shù)法化簡后得到的邏輯表達(dá)式是否是最簡式較難確定。運用卡諾圖法可以較簡便的方法得到最簡表達(dá)式。但首先需要了解最小項的概念。 一、最小項的定義及其性質(zhì)1.最小項的基本概念由A、B、C三個邏輯變量構(gòu)成的許多乘積項中有八個被稱為A、B、C的最小項的乘積項，它們的特點是：1. 每項都只有三個因子；2. 每個變量都是它的一個因子；3. 每一變量或以原變量(、)的形式出現(xiàn)，或以反（非）變量(、)的形式出現(xiàn)，各出現(xiàn)一次。一般情況下，對個變量來說，最小項共有2n個，如n3時，最小項有238個2.最小項的性質(zhì)為了分析最小項的性質(zhì)，以下列出個變量的所有最小項的真值表。由此可見，最小項具有下列性質(zhì)：（1）對于任意一個最小項，只有一組變量取值使得它的值為1，而在變量取其他各組值時，這個最小項的值都是0。（2）不同的最小項，使它的值為1的那一組變量取值也不同。（3）對于變量的任一組取值，任意兩個最小項的乘積為0。（4）對于變量的任一組取值，全體最小項之和為1。3.最小項的編號最小項通常用mi表示，下標(biāo)i即最小項編號 ，用十進(jìn)制數(shù)表示。以ABC為例，因為它和011相對應(yīng)，所以就稱ABC是和變量取值011相對應(yīng)的最小項，而011相當(dāng)于十進(jìn)制中的3，所以把ABC記為m3按此原則，3個變量的最小項二、邏輯函數(shù)的最小項表達(dá)式利用邏輯代數(shù)的基本公式，可以把任一個邏輯函數(shù)化成一種典型的表達(dá)式，這種典型的表達(dá)式是一組最小項之和，稱為最小項表達(dá)式。下面舉例說明把邏輯表達(dá)式展開為最小項表達(dá)式的方法。例如，要將化成最小項表達(dá)式,這時可利用的基本運算關(guān)系,將邏輯函數(shù)中的每一項都化成包含所有變量A、B、C的項，然后再用最小項下標(biāo)編號來代表最小項，即又如，要將 化成最小項表達(dá)式，可經(jīng)下列幾步：（1）多次利用摩根定律去掉非號 ，直至最后得到一個只在單個變量上有非號的表達(dá)式；（2）利用分配律除去括號，直至得到一個與或表達(dá)式；（3）在以上第5個等式中，有一項AB不是最小項（缺少變量C），可用乘此項，正如第6個等式所示。 由此可見，任一個邏輯函數(shù)都可化成為唯一的最小項表達(dá)式。三、用卡諾圖表示邏輯函數(shù)變量卡諾圖如下：變量卡諾圖，如下圖：已知邏輯函數(shù)畫卡諾圖根據(jù)邏輯函數(shù)的最小項表達(dá)式和卡諾圖的一般形式，就可以得到相應(yīng)的卡諾圖。例如，要畫出邏輯函數(shù)的卡諾圖時，可根據(jù)變量卡諾圖，對上列邏輯函數(shù)最小項表達(dá)式中的各項，在卡諾圖相應(yīng)方格內(nèi)填入，其余填入，即可得到如下圖所示的的卡諾圖。例3.2.1：畫出 的卡諾圖解：（1）利用摩根定律，可以將上式化簡為：（2）因上式中最小項之和為，故對中的各最小項，在卡諾圖相應(yīng)方格內(nèi)應(yīng)填入，其余填入，即得下圖所示的卡諾圖。四、用卡諾圖化簡邏輯函數(shù) 1.具體邏輯函數(shù)的卡諾圖表示；2.畫圈；3.寫表達(dá)式畫包圍圈時應(yīng)遵循以下原則：（1）包圍圈內(nèi)的方格數(shù)必定是2n個，n等于0、1、2、3、。（2）相鄰方格包括上下底相鄰，左右邊相鄰和四角相鄰。（3）同一方格可以被不同的包圍圈重復(fù)包圍 ，但新增包圍圈中一定要有新的方格，否則該包圍圈為多余。 （4）包圍圈內(nèi)的方格數(shù)要盡可能多，包圍圈的數(shù)目要盡可能少。例3.2.2: 一個邏輯電路的輸入是個邏輯變量、 ，它的真值表如下，用卡諾圖法求化簡的與一或表達(dá)式及與非一與非表達(dá)式。解：（1）由真值表畫出卡諾圖，如下圖所示。 （2）畫包圍圈合并最小項，得簡化的與一或表達(dá)式。 （3） 求與非一與非表達(dá)式。二次求非然后利用摩根定律得：利用卡諾圖表示邏輯函數(shù)式時，如果卡諾圖中各小方格被占去了大部分，雖然可用包圍的方法進(jìn)行化簡，但由于要重復(fù)利用項，往往顯得零亂而易出錯。這時采用包圍的方法化簡更為簡單。即求出非函數(shù)再對求非，其結(jié)果相同。例3.2.3：化簡下列邏輯函數(shù)解：1）由畫出卡諾圖，如圖所示。（2）用包圍的方法化簡，如下圖所示，得： 所以有： （3）用包圍的方法化簡，如圖所示，根據(jù)圖得到：，兩邊去反后可得：，兩種方法結(jié)果相同的。實際中經(jīng)常會遇到這樣的問題，在真值表內(nèi)對應(yīng)于變量的某些取值下，函數(shù)的值可以是任意的，或者這些變量的取值根本不會出現(xiàn)，這些變量取值所對應(yīng)的最小項稱為無關(guān)項或任意項。無關(guān)項的意義在于，它的值可以取或取，具體取什么值，可以根據(jù)使函數(shù)盡量得到簡化而定。第三節(jié)組合邏輯電路的分析分析組合邏輯電路的目的是為了確定已知電路的邏輯功能，其步驟大致如下：1.由邏輯圖寫出各輸出端的邏輯表達(dá)式；2.化簡和變換各邏輯表達(dá)式；3.列出真值表；4.根據(jù)真值表和邏輯表達(dá)式對邏輯電路進(jìn)行分析，最后確定其功能。 例3.3.1：已知邏輯電路如下圖所示，分析該電路的功能。奇校驗電路例3.3.2：一個雙輸入端、雙輸出端的組合邏輯電路如下圖所示，分析該電路的功能。輸入輸出符合兩個位二進(jìn)制數(shù)相加的原則，即，為兩個加數(shù)，是它們的和，是向高位的進(jìn)位。這種電路可用于實現(xiàn)兩個位二進(jìn)制數(shù)的相加，實際上它是運算器中的基本單元電路，稱為半加器。對于比較簡單的組合邏輯電路，有時也可用畫波形圖的方法進(jìn)行分析。為了避免出錯，通常是根據(jù)輸入波形，逐級畫出輸出波形，最后根據(jù)邏輯圖的輸出端與輸入端波形之間的關(guān)系確定功能。用畫波形圖的分析法對以上兩個例題的分析結(jié)果分別如圖所示。（P107P108）第四節(jié)組合邏輯電路的設(shè)計組合邏輯電路的設(shè)計與分析過程相反，其步驟大致如下：（1）根據(jù)對電路邏輯功能的要求，列出真值表；（2）由真值表寫出邏輯表達(dá)式； （3）簡化和變換邏輯表達(dá)式，從而畫出邏輯圖。組合邏輯電路的設(shè)計，通常以電路簡單，所用器件最少為目標(biāo)。例3.4.1：試用2輸入與非門和反相器設(shè)計一個輸入（I0、I1、I2）、輸出（L0、L1、L2）的信號排隊電路。它的功能是：當(dāng)輸入I0為時，無論I1和I2為還是，輸出L0為，L1和L2為；當(dāng)I0為且I1為，無論I2為還是，輸出L1為,其余兩個輸出為；當(dāng)I2為且另外兩個均為時，輸出 L2為，其余兩個輸出為。如I0、I1、I2均為，則L0、L1、L2也均為。解：（1）根據(jù)題意列出真值表如下：（2）根據(jù)真值表寫出各輸出邏輯表達(dá)式：（3）根據(jù)要求將上式變換為與非形式： 由此可畫出邏輯圖，如下圖所示。該邏輯電路可用一片內(nèi)含四個輸人端的與非門（圖中藍(lán)灰色部分）（比如74LS00）和另一片內(nèi)含六個反相器（74LS04）的集成電路組成。原邏輯表達(dá)式雖然是最簡形式，但它需一片反相器和一片輸入端的與門才能實現(xiàn)（見下圖），器件數(shù)和種類都不能節(jié)省，而且三輸入端的與門器件不如二輸入端的與非門常見。由此可見，最簡的邏輯表達(dá)式用一定規(guī)格的集成器件實現(xiàn)時,其電路結(jié)構(gòu)不一定是最簡單和最經(jīng)濟(jì)的。設(shè)計邏輯電路時應(yīng)以集成器件為基本單元，而不應(yīng)以單個門為單元，這是工程設(shè)計與理論分析的不同之處。第五節(jié)組合邏輯電路中的競爭冒險前面分析組合邏輯電路時，都沒有考慮門電路的延遲時間對電路產(chǎn)生的影響。實際上，從信號輸入到穩(wěn)定輸出需要一定的時間。由于從輸入到輸出的過程中，不同通路上門的級數(shù)不同，或者門電路平均延遲時間的差異，使信號從輸人經(jīng)不同通路傳輸?shù)捷敵黾壍臅r間不同。由于這個原因，可能會使邏輯電路產(chǎn)生錯誤輸出。通常把這種現(xiàn)象稱為競爭冒險。一、產(chǎn)生競爭冒險的原因首先來分析下圖所示電路的工作情況，可以建立競爭冒險的概念。在圖中，與門G2的輸入是和兩個互補(bǔ)信號。由于G1的延遲，的下降沿要滯后于的上升沿，因此在很短的時間間隔內(nèi)，G2的兩個輸入端都會出現(xiàn)高電平，致使它的輸出出現(xiàn)一個高電平窄脈沖（它是按邏輯設(shè)計要求不應(yīng)出現(xiàn)的干擾脈沖），見圖中的波形部分所示。與門G2的個輸入信號分別由G1和端兩個路徑在不同的時刻到達(dá)的現(xiàn)象，通常稱為競爭，由此而產(chǎn)生輸出干擾脈沖的現(xiàn)象稱為冒險。下面進(jìn)一步分析組合邏輯電路產(chǎn)生競爭冒險的原因。設(shè)有一個邏輯電路如上圖所示，其工作波形如下圖所示。它的輸出邏輯表達(dá)式為。由此式可知,當(dāng)和都為1時，L1，與C的狀態(tài)無關(guān)。但是，由波形圖可以看出，在由變時，由變有一延遲時間，在這個時間間隔內(nèi),G2和G3的輸出和同時為，而使輸出出現(xiàn)一負(fù)跳變的窄脈沖，即冒險現(xiàn)象。這是產(chǎn)生競爭冒險的原因之一，其他原因這里不作詳述。由以上分析可知，當(dāng)電路中存在由反相器產(chǎn)生的互補(bǔ)信號，且在互補(bǔ)信號的狀態(tài)發(fā)生變化時可能出現(xiàn)冒險現(xiàn)象二、消