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1、1,習(xí) 題（解答） 習(xí)題 4-1 畫(huà)出與以下實(shí)體描述對(duì)應(yīng)的原理圖符號(hào)元件： ENTITY buf3s IS -實(shí)體1：三態(tài)緩沖器 PORT(input：IN STD_LOGIC； -輸入端 enable：IN STD_LOGIC； -使能端 output：OUT STD_LOGIC)； -輸出端 END buf3s； ENTITY mux21 IS - 實(shí)體2： 2選1多路選擇器 PORT(in0， in1，se1： IN STD_LOGIC； output：OUT STD_LOGIC)； END mux21；,2,習(xí)題4-1（解答）原理圖符號(hào)見(jiàn)圖F-1：,3,習(xí)題4-2 圖4-37所示的是4

2、選1多路選擇器，試分別用IF_THEN語(yǔ)句和CASE語(yǔ)句的表達(dá)方式寫出此電路的VHDL程序，選擇控制信號(hào)s1和s0的數(shù)據(jù)類型為STD_LOGIC 當(dāng)s1=0，s0=0；s1=0，s0=1；s1=1，s0=0和s1=1，s0=1時(shí)，分別執(zhí)行y=a、y=b、y=c、y=d。 習(xí)題4-2 使用IFTHEN語(yǔ)句：(解答） process(s0，s1，a，b，c，d) begin if S0=0 and s1=0 then Y=a； elsif s0=1 and s1=0 then Y=b； elsif s0=0 and s1=1 then Y=c； else Y=d； end if； end process；,4,習(xí)題4-2 使用CASE語(yǔ)句：（解答） architecture hdlarch of mux41 IS signal stmp：std_logic_vector(1 downto 0)； begin stmpYYYY=d；

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