2011-2012學(xué)年實(shí)驗(yàn)內(nèi)容

1、注意1：實(shí)驗(yàn)中用到的特殊管腳，實(shí)驗(yàn)箱上未標(biāo)注EPF10kLC84-4：1管腳=CLK0；43管腳=CLK1；3管腳（I/O）= CLRn；83管腳（I/O）=OE 這四個(gè)管腳在FPGA的左上方，沒有標(biāo)注管腳編號，寫的是名稱。實(shí)驗(yàn)步驟：打開Maxplus2軟件新建Text Editor把VHDL程序復(fù)制到里面存盤，存盤文件名與實(shí)體名一致，保存到Maxplus2的安裝目錄下，文件后綴是.vhd工程與文件名一致，保存編譯，仿真在波形圖上加上學(xué)好和姓名，保存仿真波形圖注意2：實(shí)驗(yàn)二有4個(gè)仿真結(jié)果 ，modle1=0,modle0=0、 modle1=0,modle0=1 、modle1=1,modle

2、0=0modle1=1,modle0=1， 分別仿真，截取仿真波形圖實(shí)驗(yàn)四有三個(gè)仿真結(jié)果，PG1=0，PG0=0、PG1=0，PG0=1、PG1=1，PG0=0，分別仿真，截取仿真波形圖智能儀器實(shí)驗(yàn)實(shí)驗(yàn)一、單脈沖發(fā)生器實(shí)驗(yàn)1、實(shí)驗(yàn)?zāi)康模?） 掌握MAXPLUS軟件的使用；（2） 掌握組合邏輯電路的設(shè)計(jì)方法；（3） 掌握組合邏輯電路的靜態(tài)測試方法；（4） 掌握用VHDL語言設(shè)計(jì)組合邏輯電路的方法；（5） 了解可編程邏輯器件設(shè)計(jì)的全過程。2、硬件要求（1）輸入：按鍵開關(guān)；拔碼開關(guān)。（2）輸出：LED 燈。（3）主芯片:Altera EPF10K10LC84-4。3、實(shí)驗(yàn)內(nèi)容利用時(shí)鐘信號產(chǎn)生一個(gè)脈寬

3、為20ms的單脈沖信號，如下圖所示，要求用VHDL語言實(shí)現(xiàn)。4、實(shí)驗(yàn)VHDL程序library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity dmc is Port ( clk : in std_logic; clr : in std_logic; TRCK: out STD_LOGIC);end dmc;architecture Behavioral of dmc issignal count:integer range 0 to 15;

4、begin process(clk,clr)begin if clr=1then TRCK=0; count=0; elsif clkEVENT and clk=1 then count=count+1; if count5 then TRCK=0; elsif count15 then TRCK=1; elsif count=15 then TRCK=0; count=15; else TRCK=0;count=count+1; end if; end if; end process;END Behavioral;5、實(shí)驗(yàn)連線CLK是時(shí)鐘信號，連接到時(shí)鐘信號源；CLR是清零信號（高電平有效）

5、，連接到拔碼開關(guān)；單脈沖輸出TRCK連接LED燈，用燈的亮滅表示結(jié)果。6、實(shí)驗(yàn)仿真結(jié)果實(shí)驗(yàn)二、DAC實(shí)驗(yàn)1、實(shí)驗(yàn)?zāi)康模?）了解D/A 轉(zhuǎn)換的工作原理，熟悉AD558 的使用方法。（2）掌握用DAC和可編程邏輯器件設(shè)計(jì)函數(shù)信號發(fā)生器的方法。（3）掌握用VHDL語言設(shè)計(jì)數(shù)字邏輯電路的方法。2、硬件要求（1）主芯片：EPF10K10LC84-4。（2）模擬功能塊AD558。（3）4 位八段掃描顯示數(shù)碼管。（4）示波器。（5）撥碼開關(guān)或按鍵開關(guān)。3、實(shí)驗(yàn)內(nèi)容利用可編程邏輯器件EPF10K10LC84-4和D/A轉(zhuǎn)換器AD558設(shè)計(jì)函數(shù)發(fā)生器，產(chǎn)生四種波形（遞增斜波、遞減斜波、三角波、遞增階梯波）。EP

6、F10K10LC84-4輸出八位二進(jìn)制計(jì)數(shù)值DAout7.0，將之接入AD558 的D7.0，用示波器來觀察DAC 的波形輸出。4、實(shí)驗(yàn)原理AD558是8位DA轉(zhuǎn)換器，自帶基準(zhǔn)電源。管腳圖如圖所示。AD558 可將輸入的數(shù)字量（8 位）轉(zhuǎn)化成02.56V 的模擬電壓量；用CPLD 器件產(chǎn)生了四種循環(huán)變化的數(shù)據(jù)量:（1) 0255（8 bit）循環(huán)加法計(jì)數(shù);（2) 2550（8 bit）循環(huán)減法計(jì)數(shù);（3) 2550255（8 bit）循環(huán)加減法計(jì)數(shù);（4) 0, 20H, 40H, 60H, 80H, A0H, C0H, E0H 八進(jìn)制計(jì)數(shù)器。將計(jì)數(shù)器的八位輸出接到DAC 的八位輸入,可以產(chǎn)生

7、四種波形（頻率相同）:（1）. 遞增斜波;（2）. 遞減斜波;（3）. 三角波;（4）. 遞增階梯波;5、實(shí)驗(yàn)原理圖及VHDL程序本實(shí)驗(yàn)完全用硬件描述語言實(shí)現(xiàn)。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity da is port (clk,reset:in std_logic;model: in std_logic_vector(1 downto 0);daout: out std_logic_vector(7 downto 0);end da;architecture a of d

8、a issignal count:std_logic_vector(7 downto 0);signal tmp1:std_logic;begindaout=count;process(reset,clk)-,model)beginif reset=0 then count0);elsif rising_edge(clk) thenif model=0 then count=count+1;elsif model=1 then count=count-1;elsif model=2 then if tmp1=1 then count=count+1;if count=254 then tmp1

9、=0;else tmp1=1;end if;else count=count-1;if count=1 thentmp1=1;else tmp1=0;end if;end if;elsif model=3 thencount=count+0100000;end if;end if;end process;end a;6、實(shí)驗(yàn)連線EPF10K10LC84-4 :clk 接時(shí)鐘源; model1、model0 接撥碼開關(guān); reset 接按鍵開關(guān)；DAout7:0接DAC 的D7:0輸入；DAC：CE/、CS/ 接邏輯“0”電平；7、實(shí)驗(yàn)仿真結(jié)果實(shí)驗(yàn)三、DAS實(shí)驗(yàn)11、實(shí)驗(yàn)?zāi)康模?） 掌握數(shù)字邏輯

10、電路的設(shè)計(jì)方法；（2） 了解可編程邏輯器件設(shè)計(jì)的全過程。（3） 掌握用VHDL語言設(shè)計(jì)數(shù)字邏輯電路的方法。2、實(shí)驗(yàn)內(nèi)容12位地址計(jì)數(shù)器的設(shè)計(jì)（用兩種方法實(shí)現(xiàn)）3、實(shí)驗(yàn)原理圖及VHDL程序方法1：原理圖輸入法（用HC163級聯(lián)實(shí)現(xiàn)）。方法2：用VHDL語言編程實(shí)現(xiàn)。 方法2：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter12 ISPORT(clk: INstd_logic;clr: INstd_logic;Q :

11、 out std_logic_vector(11 downto 0);END counter12;architecture Behavioral of counter12 is signal count: STD_LOGIC_vector(11 downto 0);beginprocess(clk,clr) begin if clr=0 then count=000000000000; elsif clkevent and clk=0then count=count+1; end if; end process; Q=count;end Behavioral;4、實(shí)驗(yàn)連線EPF10K10LC8

12、4-4 :CLK是地址計(jì)數(shù)器的時(shí)鐘信號，接時(shí)鐘源；CLR 接撥碼開關(guān)（高電平時(shí)計(jì)數(shù)器清零）；輸出A0-A11連接LED燈，用燈的亮滅表示1和0。5、實(shí)驗(yàn)仿真結(jié)果實(shí)驗(yàn)四、DAS實(shí)驗(yàn)21、實(shí)驗(yàn)?zāi)康模?) 掌握數(shù)字邏輯電路的設(shè)計(jì)方法；（2) 了解可編程邏輯器件設(shè)計(jì)的全過程。（3) 掌握用VHDL語言設(shè)計(jì)數(shù)字邏輯電路的方法2、實(shí)驗(yàn)內(nèi)容已知數(shù)據(jù)采集系統(tǒng)中A/D轉(zhuǎn)換器的轉(zhuǎn)換時(shí)序圖如下圖所示，圖中conv是ADC的轉(zhuǎn)換信號，下降沿開始轉(zhuǎn)換，BUSY是ADC的輸出信號，是轉(zhuǎn)換過程狀態(tài)標(biāo)志位，高電平表示正在轉(zhuǎn)換，下降沿表示轉(zhuǎn)換結(jié)束。T2=10nst9=120ns，tconvert=880ns。 試用數(shù)字邏輯電路

13、實(shí)現(xiàn)數(shù)據(jù)采集系統(tǒng)采樣頻率可編程。（系統(tǒng)采樣頻率為500kHz、200kHz、100kHz，采樣頻率由計(jì)算機(jī)編程確定）3、實(shí)驗(yàn)原理圖4、實(shí)驗(yàn)連線主芯片EPF10K10LC84-4 ，1M代表時(shí)鐘信號，頻率是1MHz，接時(shí)鐘源；PG1、PG0是編程信號，控制輸出信號CONV的頻率，PG1、PG0連接撥碼開關(guān)；輸出CONV連接LED燈，用燈的頻率變化表示輸出信號的頻率變化。當(dāng)PG1=PG0=0時(shí)，輸出信號CONV的頻率是100kHz，當(dāng)PG1=0，PG0=1時(shí)，輸出信號CONV的頻率是200kHz，當(dāng)PG1=1，PG0=0時(shí)，輸出信號CONV的頻率是500kHz。5、實(shí)驗(yàn)仿真結(jié)果實(shí)驗(yàn)五、掃描顯示驅(qū)動

14、電路1、實(shí)驗(yàn)?zāi)康模?）了解7段數(shù)碼管顯示模塊的工作原理。（2）了解可編程邏輯器件設(shè)計(jì)的全過程。（3）掌握用VHDL語言設(shè)計(jì)數(shù)字邏輯電路的方法。2、硬件要求主芯片Altera EPF10K10LC84-4，時(shí)鐘，8 位七段數(shù)碼顯示器，四位拔碼開關(guān)。3、實(shí)驗(yàn)內(nèi)容設(shè)計(jì)標(biāo)準(zhǔn)掃描驅(qū)動電路，能對8位7段數(shù)碼顯示器輪換顯示0-F。（用撥碼開關(guān)產(chǎn)生8421BCD 碼,用FPGA 產(chǎn)生字形編碼電路和掃描驅(qū)動電路，然后進(jìn)行仿真，觀察波形，正確后進(jìn)行設(shè)計(jì)實(shí)現(xiàn)，適配化分。調(diào)節(jié)時(shí)鐘頻率，感受“掃描”的過程，并觀察字符亮度和顯示刷新的效果。）4、實(shí)驗(yàn)原理四位拔碼開關(guān)提供8421 BCD 碼，經(jīng)譯碼電路后成為7段數(shù)碼管的字

15、形顯示驅(qū)動信號。（LED6.0）掃描電路通過可調(diào)時(shí)鐘輸出片選地址 SEL2.0。由SEL2.0和LED6.0 決定了8位中的哪一位顯示和顯示什么字形。SEL2.0變化的快慢決定了掃描頻率的快慢。SEL2.0是位選信號，LED6.0是段選信號，LED6=a, LED5=b, LED4=c, LED3=d, LED2=e, LED1=f, LED0=g。5、實(shí)驗(yàn)原理圖及VHDL程序DELED模塊的VHDL程序：LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY deled ISPORT(nu

16、m: INstd_logic_vector( 3 downto 0); led: OUT std_logic_vector(6 downto 0);END deled;ARCHITECTURE fun OF deled ISBEGIN led = 1111110 when num= 0000 else -a b c d e f g 顯示數(shù)字0 0110000 when num= 0001 else -顯示數(shù)字1 1101101 when num= 0010 else 1111001 when num= 0011 else 0110011 when num= 0100 else 1011011 when num= 0101 else 1011111 when num= 0110 else 1110000 when num= 0111 else 1111111 when num= 1000 else 1111011 when num= 1001 else 1110111 when num= 1010 else 0011111 when num= 1011 else 1001110 when num= 1100 else 0111101 when num= 1101 else 1001111 when num= 1110 else 100011