數(shù)字邏輯期末復(fù)習(xí)資料

1、第一章 數(shù)制與編碼1、二、八、十、十六進制數(shù)的構(gòu)成特點及相互轉(zhuǎn)換；二轉(zhuǎn)BCD：二B到十D到BCD，二B到十六H，二B到八O2、有符號數(shù)的編碼；代碼的最高位為符號位，1為負，0為正3、各種進制如何用BCD碼表示；4、有權(quán)碼和無權(quán)碼有哪些？BCD碼的分類：有權(quán)碼：8421,5421,2421 無權(quán)碼：余3碼，BCD Gray碼例：1、（1100110）B=（0001 0000 0010）8421BCD=（102）D=（ 66 ）H=（146）O（178）10=（10110010）2=（0001 0111 1000 ）8421BCD=（B2 ）16=（ 262）82、將數(shù)1101.11B轉(zhuǎn)換為十六進

2、制數(shù)為（ A ）A. D.CH B. 15.3H C. 12.EH D. 21.3H 3、在下列一組數(shù)中，最大數(shù)是（ A）。A.(258)D 1 0000 0010 B.(1 0000 0001 )B 257 C.(103)H 0001 0000 0011 259 D.(0010 0101 0111 )8421BCD 2574、若用8位字長來表示，（-62）D=( 1011 1110)原5、屬于無權(quán)碼的是（B ）A.8421 碼 B.余3 碼 和 BCD Gray的碼 C.2421 碼 D.自然二進制碼6、BCD碼是一種人為選定的09十個數(shù)字的代碼，可以有許多種。（ ）第二章 邏輯代數(shù)基礎(chǔ)1、

3、基本邏輯運算和復(fù)合邏輯運算的運算規(guī)律、邏輯符號；F=AB 與 邏輯乘F=A+B 或 邏輯加F= 非 邏輯反2、邏輯代數(shù)的基本定律及三個規(guī)則； 3、邏輯函數(shù)表達式、邏輯圖、真值表及相互轉(zhuǎn)換；4、最小項、最大項的性質(zhì)；5、公式法化簡；卡諾圖法化簡（有約束的和無約束的）。例：1、一個班級中有四個班委委員，如果要開班委會，必須這四個班委委員全部同意才能召開，其邏輯關(guān)系屬于（ A ）邏輯關(guān)系。A、與 B、或 C、非2、數(shù)字電路中使用的數(shù)制是（ A ）。A二進制 B八進制 C十進制 D十六進制3、和邏輯式表示不同邏輯關(guān)系的邏輯式是（ B ）。ABCD4、邏輯函數(shù)F(A,B,C) = AB+BC+的最小項標(biāo)

4、準(zhǔn)式為（ D ）。A、F(A,B,C)=m(0,2,4) B、F(A,B,C)=m(1,5,6,7)C、F(A,B,C)=m (0,2,3,4) D、F(A,B,C)=m(3,4,6,7)5、由于約束項的值始終為 0，所以化簡時在卡諾圖的相應(yīng)位置上應(yīng)填入 0。（ FALSH ）6、用卡諾圖化簡法將下列函數(shù)畫成最簡與或式Y(jié)(A，B，C，D)= Y=7.約束條件：AB+AC=0第三章 集成邏輯門電路1、集成邏輯門使用時注意事項2、集電極開路門、三態(tài)門、CMOS傳輸門的使用方法例：1、下列幾種TTL電路中，輸出端可實現(xiàn)線與功能的電路是（ ）。 A、或非門 B、與非門 C、異或門 D、OC門 2、三態(tài)

5、門輸出端的三種狀態(tài)分別是高電平狀態(tài)，低電平狀態(tài)和（ ）A. 無電平輸出狀態(tài) B.低阻抗輸出狀態(tài) C.高阻抗輸出狀態(tài) D. 無阻抗輸出狀態(tài)3、下列幾種邏輯門中，不能將輸出端直接并聯(lián)的是( )。 A.三態(tài)門 B.與非門 C.OC 門 D.OD 門4、下列幾種邏輯門中，不能將輸出端直接并聯(lián)的是 。A. 三態(tài)門 B. 與非門 C. OC門5. 門電路使用時需要外接負載電阻和電源的是 。A. 與門 B. 與非門 C. 異或門 D. OC門6. 以下電路中常用于總線應(yīng)用的有（ ）A.TS 門 B.OC 門 C.漏極開路門 D.CMOS 與非門第四章 組合邏輯電路1、組合邏輯電路的特點；2、組合邏輯電路的分

6、析方法；分析步驟：邏輯圖邏輯表達式化簡真值表說明功能3、組合邏輯電路的設(shè)計方法；寫表達式化簡或變換設(shè)計步驟：邏輯抽象列真值表畫邏輯圖4、 編碼器：用文字、符號或者數(shù)碼表示特定信息的過程稱為編碼；實現(xiàn)編碼的電路稱為編碼器。5、二進制編碼器編碼原則：N位二進制代碼可以表示2N個信號，則對M個信號編碼時，應(yīng)由2N M來確定位數(shù)N。二十進制編碼器：用 4 位二進制代碼對 0 9 十個信號進行編碼的電路5、譯碼器：譯碼是將具有特定含義的二進制代碼翻譯成原始信息的過程。能夠?qū)崿F(xiàn)譯碼功能的的電路叫做譯碼器。譯碼是編碼的反過程。 二進制譯碼器 二-十進制譯碼器 顯示譯碼器 輸入 n 位二進制代碼A0Y0A1A

7、n-1Y1Ym-1二進制譯碼器輸出 m 個信號 m = 2n芯片：74LS13874LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STC STB STA Y7 應(yīng)用實例：邏輯函數(shù)發(fā)生器例：F=6、數(shù)據(jù)選擇器： 能夠從多路數(shù)據(jù)輸入中選擇一路作為輸出的電路。8選1數(shù)據(jù)選擇器74LS151，4選一數(shù)據(jù)選擇器74LS153。 主要應(yīng)用：函數(shù)發(fā)生器，實現(xiàn)下列函數(shù)，分別用上面兩種選擇器。例：1、一個班級有78位學(xué)生，現(xiàn)采用二進制編碼器對每位學(xué)生進行編碼，則編碼器輸出至少 7 位二進制數(shù)才能滿足要求。

8、2、一位數(shù)值比較器的邏輯功能是對輸入的 相同位數(shù)的二進制 數(shù)據(jù)進行比較，它有 大于 、 等于 、 小于 三個輸出端。3、八輸入端的編碼器按二進制數(shù)編碼時，輸出端的個數(shù)是（ ）。A2個 B3個 C4個 D8個4、組合邏輯函數(shù)和時序邏輯函數(shù)均具有記憶功能。 （ flash ）5、數(shù)值比較器在比較兩個多位數(shù)的大小時，是按照從低位到高位的順序逐位比較的；（ flash ）6、試分析下圖邏輯電路，寫出邏輯表達式和真值表，表達式化簡后再畫出新的邏輯圖。A Y第五章 集成觸發(fā)器1、時鐘觸發(fā)器：RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器、T觸發(fā)器、T觸發(fā)器的特性方程、特性表、時序波形圖2、邊沿觸發(fā)器的時序波形圖的畫法。

9、例：1、正邊沿D觸發(fā)器，在時鐘脈沖CP正邊沿到來前D為1，而CP正邊沿后D變?yōu)?，則CP正邊沿后為（ A ）A、Q=0 B、Q不定 C、 D、Q=12、對于JK觸發(fā)器的兩個輸入端，當(dāng)輸入信號相反時構(gòu)成_T_觸發(fā)器，當(dāng)輸入信號相同時構(gòu)成_T_觸發(fā)器。3、由與非門構(gòu)成的基本RS觸發(fā)器，當(dāng)時，則（ b ）。A、Q=1 B、Q=0 C、 D、Q不定4、下列觸發(fā)器具有空翻現(xiàn)象（ C ）基本RS 觸發(fā)器 B邊沿D 觸發(fā)器 C同步D 觸發(fā)器 D主從JK 觸發(fā)器5、預(yù)將觸發(fā)器置為“1”態(tài)，應(yīng)在異步復(fù)位端和異步置位端分別加（ C ）電平信號。A、 B、 C、 D、 6、設(shè)邊沿D觸發(fā)器初始狀態(tài)為0狀態(tài)，試畫出輸出端Q1的波形。CPQ21D C1Q2CPCPQ27、請根據(jù)圖形畫出輸出波形。第六章 時序邏輯電路1、時序邏輯電路的特點2、時序邏輯電路的分析方法、步驟3、寄存器4、計數(shù)器例1、欲實現(xiàn)模10計數(shù)器，至少需要 4 個觸發(fā)器。2、 米里 型時序電路的輸出不僅與電路內(nèi)部的狀態(tài)有關(guān)，且與外輸入有關(guān)。 型時序電路的輸出僅與電路內(nèi)部的狀態(tài)有關(guān)。3、為了將一個字節(jié)數(shù)據(jù)串行移位到移位寄存器中，必須要 8 個時鐘脈沖。4、下邊電路中，不屬于時序邏輯電路的是 _B_ 。 A .計數(shù)器 B .全加器 C .寄存器 D .分頻器 5、根據(jù)組成計數(shù)器的各觸發(fā)器狀態(tài)翻轉(zhuǎn)的時間與CP的關(guān)系分類