中北大學(xué)200708硬件描述語(yǔ)言試題

1、中 北 大 學(xué)試題答案及評(píng)分標(biāo)準(zhǔn) 硬件描述語(yǔ)言及器件 課程（課程名稱須與教學(xué)任務(wù)書相同）2007/2008 學(xué)年 第 一 學(xué)期試題類別 A 擬題日期 2008-1-6 擬題教師 李圣昆 課程編號(hào) 教師編號(hào) 使用班級(jí) /2/3 備注：試題答案要求按指定規(guī)格計(jì)算機(jī)打印，并將其文本與電子稿一并上交： 校級(jí)考試課程交評(píng)估與考試中心命題科； 院級(jí)考試課程交院教務(wù)科。 2007/2008 學(xué)年第 一 學(xué)期末考試試題答案及評(píng)分標(biāo)準(zhǔn)（A卷）硬件描述語(yǔ)言及器件使用班級(jí)：/2/3總分得分一、 填空題（20分,每空格1分）1、VHDL是否區(qū)分大小寫？ 不區(qū)分 。2、digital_ _8標(biāo)識(shí)符合法嗎？ 不合法 。1

2、2_bit標(biāo)識(shí)符合法嗎？ 不合法 。signal標(biāo)識(shí)符合法嗎？ 不合法 。 3、結(jié)構(gòu)體有三種描述方式，分別是 數(shù)據(jù)流 、 行為 、和 結(jié)構(gòu)化 。4、請(qǐng)分別列舉一個(gè)常用的庫(kù)和程序包 library ieee 、 use ieee.std_logic_1164.all 。5、一個(gè)信號(hào)處于高阻（三態(tài)）時(shí)的值在VHDL中描述為 Z 。6、將一個(gè)信號(hào)width定義為一個(gè)4位標(biāo)準(zhǔn)邏輯向量為 signal width : std_logic_vector(3 downto 0) 。7、/=是 不相等 操作符，功能是 在條件判斷是判斷操作符兩端不相等 。8、設(shè)D0為0, D1為1, D2為1, D3為0, D

3、3 & D2 & D1 & D0的運(yùn)算結(jié)果是 “0110” ，（D3 or D2）and（D1 and not D0）的運(yùn)算結(jié)果是： 1 。9、賦值語(yǔ)句是（并行/串行） 并行 執(zhí)行的，if語(yǔ)句是（并行/串行） 串行 執(zhí)行的。10、請(qǐng)列舉三種可編程邏輯器件： EEPROM 、 GAL 、 FPGA 。得分二、 簡(jiǎn)答（20分，每小題5分）1、簡(jiǎn)述VHDL程序的基本結(jié)構(gòu)。庫(kù)（1）程序包（2）實(shí)體（3）結(jié)構(gòu)體（5） 若答出配置也可加1分2、簡(jiǎn)述信號(hào)與變量的區(qū)別。信號(hào)延時(shí)賦值，變量立即賦值（2）信號(hào)的代入使用datadatadatadatadatadatadatadatadatadatadatadata

4、datadatadatadata=;end case; elsedata:=; -data = “”;（8）end if;（10）end process;end behave;以上architecture中有哪些錯(cuò)誤？請(qǐng)?jiān)谠绦蛳鄳?yīng)位置改正。得分四、 編程（共50分，除特殊聲明，實(shí)體可只寫出PORT語(yǔ)句，結(jié)構(gòu)體要寫完整）1、用IF語(yǔ)句編寫一個(gè)二選一電路，要求輸入a、b, sel為選擇端，輸出q。（本題10分）Entity sel2 isPort (a,b : in std_logic;sel : in std_logic;q : out std_logic);End sel2;(3)Archi

5、tecture a of sel2 isbeginif sel = 0 thenq = a;(6)elseq = b;(9)end if;end a;(10)2、編寫一個(gè)4位加法計(jì)數(shù)器VHDL程序的進(jìn)程（不必寫整個(gè)結(jié)構(gòu)框架），要求復(fù)位信號(hào)reset低電平時(shí)計(jì)數(shù)器清零，變高后，在上升沿開(kāi)始工作；輸入時(shí)鐘信號(hào)為clk，輸出為q。（本題10分）Process(reset,clk)(2)beginif reset = 0 thenq = “0000”;(4)elsif clkevent and clk = 1 then(6)q = q + 1;(9)end if;end process;(10)3、填

6、寫完成一個(gè)8-3線編碼器的真值表（5分），并寫出其VHDL程序（10分）。8 -3線編碼器真值表enby0y1y2100010011010101111001101111011110xxxxxxxx高阻態(tài)entity eight_tri is port(b:in std_logic_vector(7 downto 0);en:in std_logic;y:outstd_logic_vector(2 downto 0);end eight_tri;(3)architecture a of eight_tri is signal sel: std_logic_vector(8 downto 0);(

7、4)beginsel=en & b;y= “000” when (sel=”)else“001” when (sel=”)else“010” when (sel=”)else“011” when (sel=”)else“100” when (sel=”)else“101” when (sel=”)else“110” when (sel=”)else“111” when (sel=”)else(9)“zzz”;(10)end a;4、根據(jù)已給出的全加器的VHDL程序，試寫出一個(gè)4位逐位進(jìn)位全加器的VHDL程序。（本題15分）library IEEE;use IEEE.std_logic_1164

8、.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity adder isport (a,b,c:in std_logic;carr: inout std_logic;sum: out std_logic);end adder;architecture adder_arch of adder isbeginsum = a xor b xor c;carr = (a and b) or (b and c) or (a and c);end adder_arch;entity full_add isport (

9、a,b: instd_logic_vector (3 downto 0);carr: inout std_logic_vector (4 downto 0);sum: outstd_logic_vector (3 downto 0);end full_add;(5)architecture full_add_arch of full_add iscomponent adderport (a,b,c:instd_logic;carr: inoutstd_logic;sum: out std_logic);end component;(10)begincarr(0) oe= 0 ; we= 0 ; IF(ready=1) THEN next_state=decision; ELSE next_state oe= 0 ; we= 0 ; IF(read_write=1) THEN next_state=read; ELSE next_state oe= 1 ; we= 0 ; IF(ready=1) THEN next_state=idle; ELSE next_state oe= 0 ; we= 1 ; IF(ready=1) THEN next_state= idle ; ELSE next_state=write; END IF; END CASE; END PRO