PIE工程師必備

1、Question & AnswerPIEPIE1. 何謂PIE? PIE的主要工作是什幺？答：Processintegration Engineer（工藝整合工程師）,主要工作是整合各部 門的資源，對工藝持續(xù)進(jìn)行改善，確保產(chǎn)品的良率（yield）穩(wěn)定良好。2. 200mm, 300mm Wafer 代表何意義？答：8吋硅片（wafer）直徑為200mm ,直徑為300mm硅片即12吋.目前中芯國際現(xiàn)有的三個工廠采用多少mm的硅片（wafer）工藝？未來北京3. 的Fab4（四廠）采用多少mm的wafer工藝？答：當(dāng)前13廠為200mm（8英寸）的wafer,工藝水平已達(dá)0.13um工藝。 未來

2、北京廠工藝 wafer將使用300mm（12英寸）。4.我們?yōu)楹涡枰?00mm?答：wafer size變大，單一 wafer上的芯片數(shù)（chip）變多，單位成本降低200-300面積增加2.25倍，芯片數(shù)目約增加2.5倍5. 所謂的0.13 um的工藝能力（technology代表的是什幺意義？答：是指工廠的工藝能力可以達(dá)到 0.13 um的柵極線寬。當(dāng)柵極的線寬做 的越小時，整個器件就可以變的越小，工作速度也越快。從 0.35um-0.25um-0.18um-0.15um-0.13um 的 technology改變又代表的是什幺意義？答：柵極線的寬（該尺寸的大小代表半導(dǎo)體工藝水平的高低）做

3、的越小時，工藝的難度便相對提高。從 0.35um - 0.25um - 0.18um- 0.15um- 0.13um代表著每一個階段工藝能力的提升。一般的硅片（wafer）基材（substrate可區(qū)分為N,P兩種類型（type），何謂N, P-type wafer?答：N-type wafer是指摻雜 negative元素（5價電荷元素，例如：P、As） 的硅片，P-type的wafer是指摻雜 positive元素（3價電荷元素，例 女口： B、In）的硅片。& 工廠中硅片（wafer）的制造過程可分哪幾個工藝過程（module）?答：主要有四個部分：DIFF （擴(kuò)散）、TF（薄膜）、PH

4、OTO （光刻）、ETCH （刻蝕）。其中DIFF又包括FURNACE（爐管卜 WET（濕刻）、IMP（離子 注入卜RTP（快速熱處理）。TF包括PVD（物理氣相淀積卜CVD（化學(xué)氣 相淀積）、CMP（化學(xué)機(jī)械研磨）。硅片的制造就是依據(jù)客戶的要求，不 斷的在不同工藝過程（module）間重復(fù)進(jìn)行的生產(chǎn)過程，最后再利用電 性的測試，確保產(chǎn)品良好。9一般硅片的制造常以幾 P幾M及光罩層數(shù)（mask layer）來代表硅片工藝的時間長短，請問幾P幾M及光罩層數(shù)（mask layer）代表什幺意義？ 答：幾P幾M代表硅片的制造有幾層的 Poly多晶硅）和幾層的metal（金屬 導(dǎo)線）.一般0.15um

5、的邏輯產(chǎn)品為1P6M（ 1層的Poly和6層的metal）。而 光罩層數(shù)（mask layer）代表硅片的制造必需經(jīng)過幾次的 PHOTO （光刻）.Wafer下線的第一道步驟是形成 start oxide和zero layer?其中start oxide 10的目的是為何？答：不希望有機(jī)成分的光刻膠直接碰觸Si表面。 在laser刻號過程中，亦可避免被產(chǎn)生的粉塵污染。11. 為何需要 zero layer?答：芯片的工藝由許多不同層次堆棧而成的，各層次之間以zero layer當(dāng)做對準(zhǔn)的基準(zhǔn)。12. Laser mark是什幺用途? Wafer ID 又代表什幺意義?答：Laser mark是

6、用來刻 wafer ID, Wafer ID 就如同硅片的身份證一樣， 一個ID代表一片硅片的身份。13. 一般硅片的制造（wafer process過程包含哪些主要部分？答：前段（frontend ）-元器件（device）的制造過程。后段（backend）-金屬導(dǎo)線的連接及護(hù)層（passivation ）14. 前段（frontend）的工藝大致可區(qū)分為那些部份？答：STI的形成（定義AA區(qū)域及器件間的隔離） 阱區(qū)離子注入（well implant）用以調(diào)整電性 柵極（poly gate的形成 源/漏極（source/drair）的形成 硅化物（salicide的形成15. STI是什幺的

7、縮寫？為何需要STI?答：STI: Shallow Trench Isolation（淺溝道隔離），STI可以當(dāng)做兩個組件 （device間的阻隔，避免兩個組件間的短路.16. AA是哪兩個字的縮寫？簡單說明AA的用途？答：Active Area,即有源區(qū)，是用來建立晶體管主體的位置所在，在其上形成源、漏和柵極。兩個 AA區(qū)之間便是以STI來做隔離的。仃.在STI的刻蝕工藝過程中，要注意哪些工藝參數(shù)? 答：STI etch （刻蝕）的角度; STI etch的深度； STI etch后的CD尺寸大小控制。（CD control, CD=critical dimension）在STI的形成步驟中

8、有一道liner oxide （線形氧化層），liner oxide的特性 功能為何？答：Liner oxide為1100C, 120 min高溫爐管形成的氧化層，其功能為： 修補(bǔ)進(jìn)STI etch造成的基材損傷； 將STI etch造成的etch尖角給于圓化（corner rounding。1625? Nitride110?PAD OxideSubstrate定義光阻填入氧化層HDP Oxide STI CMPe要注意SiN的rema in及HDP oxide 的 loss這里的SAC oxide是在SiN remove及 pad oxide remove 后, 再重新長過的 oxide19

9、. 一般的阱區(qū)離子注入調(diào)整電性可分為那三道步驟？功能為何？答：阱區(qū)離子注入調(diào)整是利用離子注入的方法在硅片上形成所需要的組件 電子特性，一般包含下面幾道步驟： Well Implant :形成 N,P 阱區(qū)； Channel Implant:防止源/漏極間的漏電； Vt Implant :調(diào)整Vt （閾值電壓）。20. 一般的離子注入層次（Implant layer）工藝制造可分為那幾道步驟？答：一般包含下面幾道步驟： 光刻（Photo及圖形的形成； 離子注入調(diào)整； 離子注入完后的ash （plasma等離子體）清洗） 光刻膠去除（PR strip）21. Poly （多晶硅）柵極形成的步驟大致

10、可分為那些？答：Gate oxide（柵極氧化層）的沉積； Poly film的沉積及SiON（在光刻中作為抗反射層的物質(zhì)）的沉積）； Poly圖形的形成（Photo）； Poly 及 SiON 的 Etch； Etch完后的ash（ plasma等離子體）清洗）及光刻膠去除（PR strip）； Poly 的 Re-oxidation （二次氧化）。22. Poly （多晶硅）柵極的刻蝕（etch）要注意哪些地方？答：Poly的CD（尺寸大小控制；避免Gate oxie被蝕刻掉，造成基材（substrate受損.23. 何謂 Gate oxide柵極氧化層）?答：用來當(dāng)器件的介電層，禾U用不

11、同厚度的gate oxide可調(diào)節(jié)柵極電壓對不同器件進(jìn)行開關(guān)(Device)基本器件示意圖SiO柵極電壓.柵極電壓1 Gate（柵極）Gate(柵極)漏極電壓Source源極Drain漏極O24.源/漏極(source/drain的形成步驟可分為那些？答：LDD的離子注入(Implant); Spacer的形成； N+/P+IMP高濃度源/漏極(S/D)注入及快速熱處理 (RTA : Rapid Thermal Anneal)。25. LDD是什幺的縮寫？用途為何？答:LDD: Lightly Doped Drain. LDD是使用較低濃度的源/漏極，以防止組件產(chǎn)生熱載子效應(yīng)的一項(xiàng)工藝形成Sp

12、acerN+/P+高濃度離子植入IN-WellI26. 何謂 Hot carrier effect (熱載流子效應(yīng))？答：在線寛小于0.5um以下時，因?yàn)樵?漏極間的高濃度所產(chǎn)生的高電場， 導(dǎo)致載流子在移動時被加速產(chǎn)生熱載子效應(yīng)，此熱載子效應(yīng)會對gate oxide造成破壞，造成組件損傷。27. 何謂Spacer? Spacer蝕刻時要注意哪些地方？答：在柵極(Poly)的兩旁用 dielectric (介電質(zhì))形成的側(cè)壁，主要由Ox/SiN/Ox組成。蝕刻spacer時要注意其CD大小，profile(剖面輪廓)， 及remain oxide殘留氧化層的厚度)28. Spacer的主要功能？

13、答：使高濃度的源/漏極與柵極間產(chǎn)生一段LDD區(qū)域；作為Contact Etch時柵極的保護(hù)層。29. 為何在離子注入后，需要熱處理(Thermal Anneal)的工藝？答：為恢復(fù)經(jīng)離子注入后造成的芯片表面損傷； 使注入離子擴(kuò)散至適當(dāng)?shù)纳疃龋?使注入離子移動到適當(dāng)?shù)木Ц裎恢谩?0. SAB是什幺的縮寫？目的為何？答：SAB： Salicide block,用于保護(hù)硅片表面，在 RPO (Resist Protect Oxide) 的保護(hù)下硅片不與其它Ti, Co形成硅化物(salicide)31.簡單說明SAB工藝的流層中要注意哪些？答：SAB光刻后（photo）,刻蝕后（etch）的圖案（特

14、別是小塊區(qū)域）。要 確定有完整的包覆（block）住必需被包覆（block）的地方。remain oxide殘留氧化層的厚度）。有RPO保護(hù)的地方32.何謂硅化物（salicide）?答：Si與Ti或Co形成TiSix或CoSix, 一般來說是用來降低接觸電阻 值（Rs, Rc）。33. 硅化物（salicide的形成步驟主要可分為哪些？答：Co（或Ti）+TiN的沉積； 第一次RTA （快速熱處理）來形成 Salicide 將未反應(yīng)的Co（Ti）以化學(xué)酸去除。 第二次RTA （用來形成Ti的晶相轉(zhuǎn)化，降低其阻值）。34. MOS器件的主要特性是什幺？答：它主要是通過柵極電壓（Vg ）來控制源

15、，漏極（S/D）之間電流，實(shí)現(xiàn)其 開關(guān)特性。35. 我們一般用哪些參數(shù)來評價 device的特性？答：主要有 Idsat、loff、Vt、Vbk（breakdown）、Rs、Rc； 般要求 Idsat、 Vbk （breakdowm值盡量大，Ioff、Rc盡量小，Vt、Rs盡量接近設(shè)計 值.36. 什幺是Idsat?Idsat代表什幺意義？答：飽和電流。也就是在柵壓（Vg） 定時，源/漏（Source/Drain）之間流動的 最大電流.37. 在工藝制作過程中哪些工藝可以影響到 Idsat?答：Poly CD（多晶硅尺寸卜Gate oxide Thk（柵氧化層厚度）、AA（有源區(qū)） 寬度、Vt

16、 imp.條件、LDD imp.條件、N+/P+ imp.條件。38. 什幺是Vt? Vt代表什幺意義？答：閾值電壓（Threshold Voltage，就是產(chǎn)生強(qiáng)反轉(zhuǎn)所需的最小電壓。當(dāng) 柵極電壓VgvVt時,MOS處于關(guān)的狀態(tài)，而 Vg=Vt時，源/漏之間 便產(chǎn)生導(dǎo)電溝道，MOS處于開的狀態(tài)。39. 在工藝制作過程中哪些工藝可以影響到Vt?答：Poly CD、Gate oxide Thk.（柵氧化層厚度卜AA（有源區(qū)）寬度及Vt imp. 條件。40. 什幺是loff? loff小有什幺好處答：關(guān)態(tài)電流，Vg=0時的源、漏級之間的電流，一般要求此電流值越小越 好doff越小，表示柵極的控制能

17、力愈好，可以避免不必要的漏電流（省 電）。41. 什幺是 device breakdown voltage?答：指崩潰電壓（擊穿電壓），在Vg=Vs=0時，Vd所能承受的最大電壓， 當(dāng)Vd大于此電壓時，源、漏之間形成導(dǎo)電溝道而不受柵壓的影響。 在器件越做越小的情況下，這種情形會將會越來越嚴(yán)重。42. 何謂ILD? IMD? 其目的為何？答：ILD : Inter Layer Dielectric,是用來做 device 與第一層 metal 的 隔離（isolation），而 IMD : Inter Metal Dielectric，是用來做 metal 與 metal的隔離（isolatio

18、n）.要注意ILD及IMD在CMP后的厚度控制。43. 一般介電層ILD的形成由那些層次組成？答：SiON層沉積（用來避免上層B,P滲入器件）; BPSG （摻有硼、磷的硅玻璃）層沉積； PETEOS （等離子體增強(qiáng)正硅酸乙脂）層沉積；最后再經(jīng)ILD Oxide CMP（SiO 2的化學(xué)機(jī)械研磨）來做平坦化44. 一般介電層IMD的形成由那些層次組成？ 答：SRO層沉積（用來避免上層的氟離子往下滲入器件）; HDP-FSG （摻有氟離子的硅玻璃）層沉積； PE-FSG （等離子體增強(qiáng)，摻有氟離子的硅玻璃）層沉積；使用FSG的目的是用來降低dielectric k值，減低金屬層間的寄生電容 最后

19、再經(jīng)IMD Oxide CMP（SiO 2的化學(xué)機(jī)械研磨）來做平坦化。45. 簡單說明Contact（CT）的形成步驟有那些？答：Contact是指器件與金屬線連接部分，分布在 poly、AA上。 Contact 的 Photo （光刻）； Contact 的 Etch 及光刻膠去除（ash & PR strip）； Glue layer （粘合層）的沉積； CVD W （鎢）的沉積 W-CMP。46. Glue layer （粘合層）的沉積所處的位置、成分、薄膜沉積方法是什幺？答：因?yàn)閃較難附著在Salicide上，所以必須先沉積只Glue layer再沉積WGlue layer是為了增強(qiáng)粘

20、合性而加入的一層。主要在 salicide與W（CT）、 W（VIA）與metal之間，其成分為Ti和TiN, 分別采用PVD和CVD方 式制作。47. 為何各金屬層之間的連接大多都是采用CVD的W-plug（鎢插塞）?答：因?yàn)閃有較低的電阻； W有較佳的step coverage階梯覆蓋能力）。48. 一般金屬層（metal layer）的形成工藝是采用哪種方式？大致可分為那些步驟？ 答：PVD （物理氣相淀積）Metal film 沉積 光刻（Photo及圖形的形成； Metal film etch及plasma（等離子體）清洗（此步騶為連序工藝，在同一個機(jī)臺內(nèi)完成，其目的在避免金屬腐蝕）

21、 Solve nt光刻膠去除。49. Top metal和inter metal的厚度，線寬有何不同 ？答: Top metal通常要比 inter metal 厚得多，0.18um工藝中 inter metal 為 4KA, 而top metal要8KA.主要是因?yàn)閠op metal直接與外部電路相接，所承受 負(fù)載較大。一般top metal的線寬也比inter metal寬些。在量測Contact /Via （是指metal與metal之間的連接）的接觸窗開的好不好505 時，我們是利用什幺電性參數(shù)來得知的？答：通過Contact或Via的Rc值，Rc值越高，代表接觸窗的電阻越大，一 般來

22、說我們希望Rc是越小越好的。51.什幺是Rc? Rc代表什幺意義？答：接觸窗電阻，具體指金屬和半導(dǎo)體（contac）或金屬和金屬（via），在相 接觸時在節(jié)處所形成的電阻，一般要求此電阻越小越好。52. 影響Contact (CT) Rc的主要原因可能有哪些？答：ILD CMP的厚度是否異常； CT的CD大??； CT的刻蝕過程是否正常； 接觸底材的質(zhì)量或濃度(Salicide, non-salicide； CT的glue layer (粘合層)形成； CT 的 W-plug。53. 在量測Poly/metal導(dǎo)線的特性時，是利用什幺電性參數(shù)得知？答：可由電性量測所得的spacing & Rs值

23、來表現(xiàn)導(dǎo)線是否異常。54. 什幺是spacing如何量測？答：在電性測量中，給一條線(poly or metal)加一定電壓，測量與此線相鄰但 不相交的另外一線的電流，此電流越小越好。當(dāng)電流偏大時代表導(dǎo)線間 可能發(fā)生短路的現(xiàn)象。55. 什幺是Rs?答：片電阻(單位面積、單位長度的電阻)，用來量測導(dǎo)線的導(dǎo)電情況如何。 一般可以量測的為 AA(N+,P+), poly & metal.56. 影響Rs有那些工藝？答： 導(dǎo)線 line(AA, poly & metal)的尺寸大小。(CD=critical dimension) 導(dǎo)線line( poly & metal)的厚度。 導(dǎo)線line (AA

24、, poly & metal)的本身電導(dǎo)性。(在AA, poly line時可能為注入離子的劑量有關(guān))57. 一般護(hù)層的結(jié)構(gòu)是由哪三層組成 ？答：HDP Oxide(高濃度等離子體二氧化硅) SRO Oxide( Silicon rich oxygen富氧二氧化硅) SiN Oxide58. 護(hù)層的功能是什幺？答：使用oxide或SiN層，用來保護(hù)下層的線路，以避免與外界的水汽、空氣 相接觸而造成電路損害。59. Alloy的目的為何？答：Release各層間的stress (應(yīng)力)，形成良好的層與層之間的接觸面 降低層與層接觸面之間的電阻。60. 工藝流程結(jié)束后有一步驟為 WAT，其目的為何

25、？答：WAT(wafer acceptance test),是在工藝流程結(jié)束后對芯片做的電性測量， 用來檢驗(yàn)各段工藝流程是否符合標(biāo)準(zhǔn)。(前段所講電學(xué)參數(shù)Idsat, Ioff, Vt, Vbk(breakdown), Rs, Rc就是在此步驟完成)61. WAT電性測試的主要項(xiàng)目有那些？答： 器件特性測試； Contact resistant (Rc) Sheet resistant (Rs； Break down test 電容測試； Isolation (spacing test)62. 什么是 WAT Watch系統(tǒng)？它有什么功能？答：Watch系統(tǒng)提供PIE工程師一個工具，來針對不同W

26、AT測試項(xiàng)目，設(shè)置不同 的欄住產(chǎn)品及發(fā)出 Warning警告標(biāo)準(zhǔn)，能使PIE工程師早期發(fā)現(xiàn)工藝上的問 題。63. 什么是 PCM SPEC?答：PCM (Process control monitor) SPEC廣義而言是指芯片制造過程中所有工藝 量測項(xiàng)目的規(guī)格，狹義而言則是指WAT測試參數(shù)的規(guī)格。64. 當(dāng)WAT量測到異常是要如何處理？答：查看WAT機(jī)臺是否異常，若有則重測之 利用手動機(jī)臺Double confirm 檢查產(chǎn)品是在工藝流程制作上是否有異常記錄 切片檢查65. 什么是EN? EN有何功能或用途？答：由CE發(fā)出，詳記關(guān)于某一產(chǎn)品的相關(guān)信息(包括Technology ID, Ret

27、icle and some split condition ETC.) 或是客戶要求的事項(xiàng)(包括 HOLD, Split,Bank, Run to complete, Package.),根據(jù) EN 提供信息我們才可以建立 Process flow及處理此產(chǎn)品的相關(guān)動作。66. PIE工程師每天來公司需要 Check哪些項(xiàng)目(開門五件事)? 答：Check MES系統(tǒng)，察看自己Lot情況 處理 in line hold lot.(defect, process, WAT) 分析匯總相關(guān)產(chǎn)品in line數(shù)據(jù).(raw data & SPC) 分析匯總相關(guān)產(chǎn)品CP test結(jié)果 參加晨會，匯報相

28、關(guān)產(chǎn)品信息67. WAT工程師每天來公司需要 Check哪些項(xiàng)目(開門五件事)? 答：檢查WAT機(jī)臺Status 檢查及處理 WAT hold lot 檢查前一天的retest wafer及量測是否有異常 是否有新產(chǎn)品要到WAT 交接事項(xiàng)68. BR工程師每天來公司需要 Check哪些項(xiàng)目(開門五件事)? 答： Pass down Review urgent case status Check MES issues which reported by module and line Review documentation Review task status69. ROM是什幺的縮寫？答：R

29、OM: Read only memory 唯讀存儲器讀寫功能特性耗電速度組成DRAM具有讀寫功用隨機(jī)存取記憶體(Ra ndom access memory)電力消失后更不存在 已記憶的資料處理速度較SRAM慢一個電晶體 一個電容SRAM具有讀寫功用隨機(jī)存取記憶體(Ra ndom access memory)電力消失后更不存在 已記憶的資料處理速度最快一般是6個電晶體EPROM具有讀寫功用只讀記憶體(Read only memory)電力消失后仍然存在 已記憶的資料ROM只能讀不能寫只讀記憶體(Read only memory)電力消失后仍然存在 已記憶的資料70. 何謂YE?答：Yield E

30、nhancement 良率改善71. YE在FAB中所扮演的角色？答：針對工藝中產(chǎn)生缺陷的成因進(jìn)行追蹤，數(shù)據(jù)收集與分析，改善評估等工作。 進(jìn)而與相關(guān)工程部門工程師合作提出改善方案并作效果評估。72. YE工程師的主要任務(wù)？答： 降低突發(fā)性異常狀況。（Excursion reduction） 改善常態(tài)性缺陷狀況。（Base line defect improvement）73. 女M可 reduce excursion?答：有效監(jiān)控各生產(chǎn)機(jī)臺及工藝上的缺陷現(xiàn)況，defect level異常升高時迅速予以查明，并協(xié)助異常排除與防止再發(fā)。74. 女M可 improve base line defec

31、t?答：藉由分析產(chǎn)品失效或線上缺陷監(jiān)控等資料，而發(fā)掘重點(diǎn)改善目標(biāo)。持續(xù)不斷 推動機(jī)臺與工藝缺陷改善活動，降低defect level使產(chǎn)品良率于穩(wěn)定中不斷提 升75. YE工程師的主要工作內(nèi)容？答：負(fù)責(zé)生產(chǎn)過程中異常缺陷事故的追查分析及改善工作的調(diào)查與推動。 評估并建立各項(xiàng)缺陷監(jiān)控（monitor）與分析系統(tǒng)。 開發(fā)并建立有效率的缺陷工程系統(tǒng)，提升缺陷分析與改善的能力。 協(xié)助module建立off-line defect monitor system，以有效反應(yīng)生產(chǎn)機(jī)臺狀況。76. 何謂 Defect?答：Wafer上存在的有形污染與不完美，包括 Wafer上的物理性異物（如：微塵，工藝殘留物

32、，不正常反應(yīng)生成物）。 化學(xué)性污染（如：殘留化學(xué)藥品，有機(jī)溶劑）。 圖案缺陷（如：Photo或etch造成的異常成象，機(jī)械性刮傷變形，厚度不均勻造成的顏色異常）。 Wafer本身或制造過程中引起的晶格缺陷。77. Defect 的來源？答： 素材本身：包括wafer,氣體，純水，化學(xué)藥品。 外在環(huán)境：包含潔凈室，傳送系統(tǒng)與程序。 操作人員：包含無塵衣，手套。 設(shè)備零件老化與制程反應(yīng)中所產(chǎn)生的副生成物。78. Defect的種類依掉落位置區(qū)分可分為？答： Random defect : defec分布很散亂 cluster defect : defec集中在某一區(qū)域 Repeating defe

33、ct : defec重復(fù)出現(xiàn)在同一區(qū)域79. 依對良率的影響Defect可分為？ 答： Killer defect =對良率有影響 Non-Killer defect =不會對良率造成影響 Nuisance defect =因顏色異?；騠ilm grain造成的defect對良率亦無影響80. YE 一般的工作流程？答： Inspection tool掃描 wafer 將 defect data傳至 YMS 檢查defect增加數(shù)是否超出規(guī)格 若超出規(guī)格貝U將 wafer送至U review station review 確認(rèn)defect來源并通知相關(guān)單位一同解決81. YE是利用何種方法找出

34、缺陷(defect)?答：缺陷掃描機(jī) (defect inspection tool)以圖像比對的方式來找出defect并產(chǎn)出defect result file.82. Defect result file包含那些信息？答：Defect大小 位置，坐標(biāo) Defect map83. Defect Inspection tool 有哪些型式？答：Bright field & Dark Field84. 何謂 Bright field?答：接收反射光訊號的缺陷掃描機(jī)85. 何謂 Dark field?答：接收散射光訊號的缺陷掃描機(jī)86. Bright field與Dark field何者掃描速度較

35、快？答：Dark field87. Bright field與Dark field何者靈敏度較好？答：Bright fieldBright fieldDark fieldLight sourcevisibleUV and visibleLaser (532nm,2W)Laser (488nm,75mW)光源入射角度normal(直射)normalnormaloblique(斜射)WPH(每小時產(chǎn)出數(shù)量)23pcs23pcs17pcs(5X)14pcs(5um)scan layerL/S layer,CMPfilm deposition,CMP優(yōu)缺點(diǎn)Throughput 慢Sensitivity 好價格高Throughput