基于HDL十進制計數(shù)顯示系統(tǒng)的設(shè)計綜述

1、 *大學(xué) 實驗報告 課程名稱： FPGA 技術(shù) 實驗名稱： 基于原理圖的十進制計數(shù)器設(shè)計 姓 名： 電子 1202 學(xué) 號 : 班 級： 指導(dǎo)教師： * 大學(xué) * 學(xué)院制 實驗二 基于 HDL 十進制計數(shù)、 顯示系統(tǒng)設(shè)計 一、實驗原理 1、實驗內(nèi)容： 設(shè)計具有異步復(fù)位、 同步使能的十進制計數(shù)器， 其計數(shù)結(jié)果可以通過 七段數(shù)碼管、 發(fā)光二極管等進行顯示。 2、模塊端口信號說明輸入信號： Clk_50m -系統(tǒng)采樣時鐘 clk 待計數(shù)的時鐘 clr 異步清零信號， 當 clr=1， 輸出復(fù)位為 0， 當 clr=0 ， 正常計數(shù) ena使 能控制信號， 當 ena=1，電路正常累加計數(shù)， 否則電路

2、不工作輸出信號： q6： 0 驅(qū)動數(shù)碼管， 顯示計數(shù)值的個位 cout 1bit 數(shù)據(jù)， 顯示計數(shù)值向十位的進位 COM 共陽級數(shù)碼管 ,公共端（ 接地， 參考開發(fā)板原理圖） 3、 以自頂向下的設(shè) 計思路進行模塊劃分：整個系統(tǒng)主要設(shè)計的模塊是： 十進制計數(shù)模塊和數(shù)碼管驅(qū)動模 塊， 由于實驗板的按鍵為實現(xiàn)硬件防抖， 則需要將按鍵輸入的時鐘 clk， 先通過消抖 模塊消抖后， 再輸出至后續(xù)使用 . 1） 十進制計數(shù)器模塊設(shè)計輸入 :CLK 待計數(shù)的時鐘 CLR 異步清零信號， 當 CLR =1， 輸出復(fù)位為 0， 當 CLR =0 ， 正常計數(shù) ENA 使能控制信號， 當 ENA=1 ， 電路正常

3、累加計數(shù)， 否則電路不工作輸出： SUM3:0 計數(shù)值的個位。 即， 在 CLK 上升沿檢測到 SUM=9 時， SUM 將被置 0， 開始新一輪的計數(shù)。 COUT 計數(shù)值的十位進位， 即： 只有在時鐘 CLK 上升沿檢測到 SUM=9 時，COUT 將被置 1， 其余情況下 COUT=0; 在設(shè)計中可以使用 always， if-else-if 語句實現(xiàn)， 設(shè) 計中注意不要在兩個以上的 always 模塊中對同一個變量進行賦值， 否則會產(chǎn)生多重賦 值源( multi-source) 的問題。2) 數(shù)碼管顯示驅(qū)動模塊 ( led.v)輸入： sum3:0 待顯示的數(shù)值輸出： out6:0 驅(qū)動

4、數(shù)碼管的七位數(shù)值 ( 注意下表中 out 的對應(yīng) 位) 這是一個組合邏輯電路， 可以考慮用 always， 或者 assign 語句設(shè)計。 3) 消抖模塊 (1)按鍵抖動的產(chǎn)生原因：通常的按鍵所用開關(guān)為機械彈性開關(guān)，當機械觸點斷開、 閉 合時， 由于機械觸點的彈性作用， 一個按鍵開關(guān)在閉合時不會馬上穩(wěn)定地接通， 在 斷開時也不會一下子斷開。 因而在閉合及斷開的瞬間均伴隨有一連串的抖動， 為了不 產(chǎn)生這種現(xiàn)象而作的措施就是按鍵消抖。 2) 本次實驗提供的消抖模塊簡介 電平檢查模塊： 檢測輸入的按鍵是否被按下或者釋放， 并分別將 H2L_Sig,L2H_Sig 拉 高， 并隨后拉低， 給出按鍵的操

5、作信息。 延時模塊： 對輸入的信號變化時刻進行計時并觀察信號的變換情況， 對輸出端口進行 恰 當?shù)刭x值 ; 實驗資料中將給出消抖模塊設(shè)計源代碼。 對模塊的具體設(shè)計細節(jié)不需理解， 消抖模 塊不要求仿真 ; 4、 擴展內(nèi)容: 完成四位一體數(shù)碼管的動態(tài)掃描顯示。 完成從 0-9999 循環(huán)計數(shù)。 實驗步驟 1、先建立一個名為 shiyan2的工程，在建立資源“ cnt10”的 Verilog HDL 模型，完了之 后，在此窗口下編輯 cnt10 的相關(guān)代碼；完成以后，進行編譯，看代碼是否有錯，代碼 截圖如下： Testbench 截圖如下： 仿真截圖如下： 5 2、在同一工程下簡歷靈一資源“ led

6、.v”的Verilog HDL 模型，建好之后，按照所給真值 表進行代碼編輯，完成之后同樣進行編譯，看是否出現(xiàn)錯誤，經(jīng)過調(diào)試后得到正確代碼 截圖如下： Testbench 后截圖如下： 6 并進行仿真： 3、再建立一個消抖模塊資源，并將老師所給的代碼復(fù)制到窗口里，然后將兩個子模塊 程序添加到這個資源下；完成第三部分； 4、最后是頂層模塊的設(shè)計，建立一個名為“ zongde”的資源，將前面三個模塊都添加 到此資源下，并編寫相關(guān)代碼，截圖如下： 5、寫好約束文件，建立一個 net.ucf 文件，并將第一行改成實驗指導(dǎo)書上所要求的，完 成這步之后，由于實驗時間有限，后面的就沒有完成了。 實驗結(jié)果及分

7、析 仿真結(jié)果如下截圖所示： 8 三、 實驗思考題解答 (實驗指導(dǎo)書要求的思考題 ) 1、 如何用兩個或一個 always 實現(xiàn)十進制計數(shù)模塊？ 寫出相應(yīng)代碼 module counter(clk,clr,E,C,data_out); input clk,E; input clr; output 3:0 data_out; output C; reg C; reg 3:0 data_out; initial begin C=0; data_out=0; end always (posedge clk or posedge clr ) begin if(clr) begin data_out=0;

8、 C=0; end else begin if(E) begin if(data_out4b1001) begin data_out=data_out+1; C=0; end else begin data_out=0; C=1; end end end end endmodule 寫出相應(yīng)代碼 2、如何用 always， 或 assign 實現(xiàn)數(shù)碼管的驅(qū)動設(shè)計？ module seg7(data_in,data_out); input 3:0 data_in; output 6:0 data_out; reg 6:0 data_out; always (data_in) begin data

9、_out=7b1111111; case(data_in) 4b0000:data_out=7b0111111; 4b0001:data_out=7b0000110; 4b0010:data_out=7b1011011; 4b0011:data_out=7b1001111; 4b0100:data_out=7b1100110; 4b0101:data_out=7b1101101; 4b0110:data_out=7b1111101; 4b0111:data_out=7b0000111; 10 4b1000:data_out=7b1111111; 4b1001:data_out=7b110111

10、1; 4b1010:data_out=7b1110111; 4b1011:data_out=7b1111100; 4b1100:data_out=7b0111001; 4b1101:data_out=7b1011110; 4b1110:data_out=7b1111001; 4b1111:data_out=7b1110001; default; endcase end 3、比較實驗一與實驗二的實驗過程， 說明原理圖輸入法與 HDL 輸入法的不同的應(yīng) 用環(huán)境。 通過兩次實驗對 FPGA 及 ISE 工具的學(xué)習(xí)，認識到：原理圖輸入法繁瑣、效率低， 一般只應(yīng)用于小系設(shè)計或復(fù)雜系統(tǒng)的頂層模塊連接。引薦描述語言 HDL ，適用于復(fù)雜 系統(tǒng)設(shè)計要求的輸入方式，可以有效的表達、傳達設(shè)計者的設(shè)計意圖，快速實現(xiàn)作者的 設(shè)計思想。 4、CHIPSCOPE 調(diào)試和仿真有何區(qū)別？ 前者是對代碼當中出現(xiàn)的錯誤進行檢查，重點在過程；而后者則是一種虛擬的結(jié)果 的分析。 四、 體會 這次實驗雖然和第一次實驗的題目都一樣，但區(qū)別在于前者是通過電路原理圖來實現(xiàn)，