基于VHDL語言的HDB3碼編解碼器設(shè)計(jì)匯編

1、目錄 引言 錯. 誤！未定義書簽。 1 緒論 錯. 誤！未定義書簽。 1.1可編程邏輯器件概述 錯誤！未定義書簽。 1.1.1 可編程邏輯器件的發(fā)展歷程 錯 誤！未定義書簽。 1.1.2 可編程邏輯器件的特點(diǎn) 錯 誤！未定義書簽。 1.1.3 可編程邏輯器件的一般設(shè)計(jì)流程 錯誤！未定義書簽。 1.1.4 現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)方法 錯 誤！未定義書簽。 1.2 VHDL 語言概述 3 1.2.1 VHDL 語言介紹 3 1.2.2 語言特性、功能與特點(diǎn) 3 1.2.3 TOP-DOWN的設(shè)計(jì)思想簡介 錯誤！未定義書簽。 1.3 Quartus? II 的介紹 2 1.3.1 Quartus ? I

2、I 的產(chǎn)生與發(fā)展 2 1.3.2 Quartus ? II 功能概論 2 1.3.3 Quartus ? II 的應(yīng)用 錯 誤！未定義書簽。 2 HDB3 碼介紹 2. 2.1 數(shù)字基帶信號 2 2.2 NRZ ，AMI ，HDB3 碼之間的對應(yīng)關(guān)系 3 2.3 HDB3 碼的編 /譯碼規(guī)則 4 3 用 VHDL 語言設(shè)計(jì) HDB3編碼器 5. 3.1 HDB3 編碼器實(shí)現(xiàn)的基本原理 5 3.2 HDB3 編碼器的設(shè)計(jì)過程 6 3.3 HDB3 編碼器仿真波形 8 4 用 VHDL 語言設(shè)計(jì) HDB3譯碼器 8. 4.1 HDB3 解碼器實(shí)現(xiàn)的基本原理 8 4.2 HDB3 解碼器的設(shè)計(jì)過程

3、9 4.3 HDB3 解碼器仿真波形 11 5 總結(jié) 1.1. 5.1 系統(tǒng)設(shè)計(jì)思路小結(jié) 11 5.2 畢設(shè)存在的問題及不足 錯 誤！未定義書簽。 5.3 畢設(shè)后的感想 12 致謝 錯. 誤！未定義書簽。 參考文獻(xiàn) 1.3. 附錄：基于 VHDL 語言的 HDB3 碼編/解碼器設(shè)計(jì)程序 1. 3 摘要 現(xiàn)代通信在技術(shù)一般的數(shù)字通信系統(tǒng)中首先將消息變?yōu)閿?shù)字基帶信號， 稱為 信源編碼， 經(jīng)過調(diào)制后進(jìn)行傳輸， 在接收端先進(jìn)行解調(diào)恢復(fù)為基帶信號， 再進(jìn)行 解碼轉(zhuǎn)換為消息。在實(shí)際的基帶傳輸系統(tǒng)中， 并不是所有電波均能在信道中傳輸， 因此有基帶信號的選擇問題，因此對碼型的設(shè)計(jì)和選擇需要符合一定的原則。 H

4、DB3(High Density Binary 3)碼是 AMI 碼的一種改進(jìn)型。 HDB3碼保持了 AMI 碼的優(yōu)點(diǎn)，克服了 AMI碼在遇到連“ 0”長時難以提取定時信息的困難，因而獲 得廣泛應(yīng)用。 CCITT已建議把 HDB3碼作為 PCM終端設(shè)備一次群到三次群的接口 碼型。我本次畢業(yè)設(shè)計(jì)的主要內(nèi)容就是基于 VHDL語言的 HDB3編/ 解碼器的設(shè)計(jì)， 它所要達(dá)到的要求就是能從軟件方面來實(shí)現(xiàn) HDB3編/解碼器的基本功能， 并能協(xié) 調(diào)整個設(shè)計(jì)，使之達(dá)到預(yù)想的要求。設(shè)計(jì)的核心部分是：在 Quartus 的軟件平 臺上，用 VHDL語言來完成 HDB3編/ 解碼器的各個模塊的設(shè)計(jì)并將它們合為一

5、個 整體的系統(tǒng)。設(shè)計(jì)中所用到的知識主要是： 對 VHDL碼型基本原理和特性的認(rèn)識、 對 Quartus 軟件的熟練操作、對 VHDL(超高速集成電路硬件描述語言)的掌 握和應(yīng)用， 這些知識都是進(jìn)行電子設(shè)計(jì)的基本知識和能力， 只有基礎(chǔ)知識和能力 扎實(shí)了，才能更好的進(jìn)行更高層次的電子設(shè)計(jì)， 所以這個設(shè)計(jì)也是對電子設(shè)計(jì)基 本能力的很好的鍛練。 關(guān)鍵字：現(xiàn)代通信 HDB3 碼 模塊 VHDL Quartus 軟件 1.2 VHDL 語言概述 1.2.1 VHDL 語言介紹 VHDL 的 全 名 是 very-high-speed integrated circuit hardware descript

6、ion language，誕生與 1982年。1987年底 VHDL被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬 件描述語言。自 IEEE 發(fā)布了 HDL 標(biāo)準(zhǔn)版本后，各 EDA 公司相繼推出了自己的 VHDL實(shí)際環(huán)境，或宣布自己的程序可以和 VHDL接口。此后 VHDL在電子設(shè)計(jì)領(lǐng) 域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。 1993 年， IEEE 對 VHDL進(jìn)行了修正， 從更高的抽象層次和系統(tǒng)描述能力擴(kuò)展 VHDL的內(nèi)容。 現(xiàn)在， VHDL和 VERILOG 作為 IEEE 的工業(yè)硬件描述語言，又得到了眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言

7、。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具 有硬件特征的語句外， VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的 計(jì)算機(jī)高級語言。 VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可 以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分 , 及端口） 和內(nèi)部（或稱不可視部分） ，既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對一個 設(shè)計(jì)實(shí)體定義了外部界面后， 一旦其內(nèi)部開發(fā)完成后， 其他的設(shè)計(jì)就可以直接調(diào) 用這個實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 1.2.2 語言特性、功能與特點(diǎn) 聯(lián)性的語法和形式雖類似與一般程序語言，

8、 但是涵蓋許多與硬件關(guān)聯(lián)的語法 構(gòu)造。其特有的層次性由上而下的結(jié)構(gòu) VHDL語言可描述一個數(shù)字電路的輸 入，輸出以及相互之間的行為和功能。 而其硬件關(guān)式語法結(jié)構(gòu)適合大型設(shè)計(jì)項(xiàng)目 基于 VHDL語言的 HDB3碼編 / 解碼器設(shè)計(jì) 的團(tuán)隊(duì)合作。在主要的系統(tǒng)結(jié)構(gòu)， 組件及相互間的連接方式?jīng)Q定以后， 就能將工 作分包下去，各自獨(dú)立進(jìn)行， 例如使用主程序外的組件， 函數(shù)以及程序內(nèi)的塊程 序。 1.3 Quartus ? II 的介紹 1.3.1 Quartus ? II 的產(chǎn)生與發(fā)展 Quartus 是 Altera 公司提供的可編程邏輯器件的集成開發(fā)軟件，是該公 司前一代可編程邏輯器件的集成開發(fā)軟件

9、 MAX+plus 的更新?lián)Q代產(chǎn)品。 Quartus 集成開發(fā)軟件支持可編程邏輯器件開發(fā)的整個過程， 它提供一種與器件結(jié)構(gòu)無 關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、設(shè)計(jì)處理和器件編程。 Quartus 集成開發(fā)軟件的核心是模塊化的編譯器。編譯器包括的功能模塊 有分析/綜合器、適配器、裝配器、時序分析器、設(shè)計(jì)輔助模塊 .以及 EDA網(wǎng)表文 件生成器等。 可編程邏輯器件開發(fā)的所有過程為： 設(shè)計(jì)輸入、綜合、布局和布線、 驗(yàn)證和仿真以及可編程邏輯器件的編程或配置。 1.3.2 Quartus ? II 功能概論 作為一種電子設(shè)計(jì)自動化（ EDA ）的工具， Quartus 可編程邏輯器件的集 成

10、開發(fā)軟件支持可編程邏輯器件開發(fā)的全過程。 這個過程包括以下步驟： 創(chuàng)建工 程，工程用來組織整個可編程邏輯器件開發(fā)的過程；設(shè)計(jì)輸入， 本章介紹利用硬 件描述語言通過文本編輯的方法完成電路設(shè)計(jì)； 設(shè)計(jì)編譯， 把設(shè)計(jì)輸入轉(zhuǎn)換為支 持可編程邏輯器件編程的文件格式； 設(shè)計(jì)仿真， 該步驟用來檢查設(shè)計(jì)是否滿足邏 輯要求；器件編程，使得可編程邏輯具有所要求的邏輯功能。 2 HDB3 碼 介 紹 2.1 數(shù)字基帶信號 數(shù)字基帶信號的傳輸是數(shù)字通信系統(tǒng)的重要組成部分之一。在數(shù)字通信中， 有些場合可不經(jīng)過載波調(diào)制和解調(diào)過程， 而對基帶信號進(jìn)行直接傳輸。 為使基帶 信號能適合在基帶信道中傳輸， 通常要經(jīng)過基帶信號變化

11、， 這種變化過程事實(shí)上 就是編碼過程。于是， 出現(xiàn)了各種各樣常用碼型。 不同碼型有不同的特點(diǎn)和不同 的用途。 作為傳輸用的基帶信號歸納起來有如下要求： 1 希望將原始信息符號編制成 適合與傳輸用的碼型； 2 對所選碼型的電波形，希望它適宜在信道中傳輸。 可進(jìn) 基于 VHDL語言的 HDB3碼編 / 解碼器設(shè)計(jì) 行基帶傳輸?shù)拇a型較多。 1、AMI 碼 AMI 碼稱為傳號交替反轉(zhuǎn)碼。 其編碼規(guī)則為代碼中的 0 仍為傳輸碼 0，而 把代碼中 1 交替地變 化為傳輸 碼 的 +1- 1+1-1，、。 舉例如下 消息代碼： 0 1 1 1 0 0 1 0 、 AMI 碼：0 +1 -1 +1 0 0 -

12、1 0 、或 0 -1 +1 -1 0 0 +1 0 、 AMI 碼的特點(diǎn)： （1）無直流成分且低頻成分很小，因而在信道傳輸中不易造成信號失真。 （2）編碼電路簡單，便于觀察誤碼狀況。 （3）由于它可能出現(xiàn)長的連 0 串，因而不利于接受端的定時信號的提取。 2、HDB3 碼 這種碼型在數(shù)字通信中用得很多， HDB3 碼是 AMI 碼的改進(jìn)型，稱為三 階高密度雙極性碼。它克服了 AMI 碼的長連 0 傳現(xiàn)象。 2.2 NRZ ，AMI，HDB3碼之間的對應(yīng)關(guān)系 假設(shè)信息碼為 0000 0110 0001 0000 ，對應(yīng)的 NRZ 碼、AMI 碼， HDB3 碼如圖 2-1 所示。 信息代碼 0

13、 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 NRZ 波形 AMI 代碼 0 0 0 0 0 1 - 1 0 0 0 0 1 0 0 0 0 AMI 波形 HDB3 代碼 B 0 0 V 0 -1 1 -B 0 0 -V 1 0 0 0 V HDB3 波形 基于 VHDL語言的 HDB3碼編 / 解碼器設(shè)計(jì) 圖 2-1 NRZ ， AMI， HDB3碼型圖 分析表現(xiàn)， AMI 碼及 HDB3 碼的功率譜不含有離散譜 fS 成份（fS1/TS，等于位 同步信號頻率）。在通信的終端需將他們譯碼為 NRZ 碼才能送給數(shù)字終端機(jī)或 數(shù) /模轉(zhuǎn)換電路。 在做譯碼時必須提供位同步信號。 工

14、程上，一般將 AMI 或 HDB3 碼數(shù)字信號進(jìn)行整流處理，得到占空比為 0.5 的單極性歸零碼（ RZ| 0.5TS）。 由于整流后的 AMI ，HDB3 碼中含有離散譜 fS，故可用一選頻網(wǎng)絡(luò)得到頻率為 fS 的正弦波，經(jīng)整形、限幅、放大處理后即可得到位同步信號 。 2.3 HDB3 碼的編/ 譯碼規(guī)則 HDB3 碼的編碼規(guī)則： （ 1） 將消息代碼變換成 AMI 碼； （2） 檢查 AMI 碼中的連 0 情況，當(dāng)無 4個以上的連 0 傳時，則保持 AMI 的 形式不變；若出現(xiàn) 4個或4個以上連 0時，則將 1后的第 4個0變?yōu)榕c前一 非 0 符號（ +1或-1）同極性的符號，用 V 表示

15、（ +1記為+V ，-1 記為-V （3） 檢查相鄰 V 符號間的非 0 符號的個數(shù)是否為偶數(shù)，若為偶數(shù)，則再將當(dāng) 前的V 符號的前一非 0符號后的第 1個0變?yōu)?B或-B 符號，且B的極性與 前一非 0符號的極性相反，并使后面的非 0符號從 V符號開始再交替變化。 舉例如下： 代碼 1 0 1 0 1 1 0 0 0 0 0 1 1 0 0 0 0 1 HDB3 碼 +1 0 -1 0 +1 -1 0 0 0 -1 0 +1 -1 +1 0 0 +1 -1 V、B -V +B +V HDB3 碼的特點(diǎn)如下： （1）基帶信號無直流成分，且只有很小的低頻成分； （2）連 0串符號最多只有 3 個

16、，利于定時信息的提??； （3）不受信源統(tǒng)計(jì)特性的影響。 HDB3 碼的特點(diǎn)如下： （1）基帶信號無直流成分，且只有很小的低頻成分； （2）連 0 串符號最多只有 3 個，利于定時信息的提?。?（3）不受信源統(tǒng)計(jì)特性的影響。 HDB3 碼的譯碼規(guī)則： HDB3 碼的譯碼是編碼的逆過程，其譯碼相對于編碼較簡單。從其編碼原理 可知，每一個破壞符號 V 總是與前一非 0 符號同極性，因此，從收到的 HDB3 碼序列中，容易識別 V 符號，同時也肯定 V 符號及其前面的 3 個符號必是連 0 基于 VHDL語言的 HDB3碼編 / 解碼器設(shè)計(jì) 符號，于是可恢復(fù)成 4個連 0碼，然后再將所有的 -1變成+

17、1 后變得到原消息代 碼。 舉例如下： HDB3 碼 +1 0 -1 0 +1 -1 0 0 0 -1 0 +1 -1 +1 0 0 +1 -1 V 符號 -V +V 譯碼 1 0 1 0 1 1 0 0 0 0 0 1 1 0 0 0 0 1 3 用 VHDL 語 言 設(shè) 計(jì) HDB3 編 碼 器 設(shè)計(jì)任務(wù)與要求 將一串行輸入碼流編為 HDB3碼輸出（編碼部分）；將一串行輸入的 HDB3碼解 碼后串行輸出 （解碼部分 ）。 3.1 HDB3 編碼器實(shí)現(xiàn)的基本原理 從編碼規(guī)則來分析， 這個設(shè)計(jì)的難點(diǎn)之一是如何判決是否應(yīng)該插“ B”，因?yàn)?這涉及到由現(xiàn)在事件的狀態(tài)決定過去事件狀態(tài)的問題。按照實(shí)時

18、信號處理的理 論，這是沒辦法實(shí)現(xiàn)的。但在實(shí)際的電路中，可以考慮用寄存器的方法，首先把 信碼寄存在寄存器里，同時設(shè)置一個計(jì)數(shù)器計(jì)數(shù)兩個“ V”之間“ 1”的個數(shù)，經(jīng) 過 4 個碼元時間后，由一個判偶電路來給寄存器發(fā)送是否插“ B”的判決信號， 從而實(shí)現(xiàn)插“ B”功能。 不過，信號處理的順序不能像編碼規(guī)則那樣： 首先把代碼串變換成為 AMI 碼， 基于 VHDL語言的 HDB3碼編 / 解碼器設(shè)計(jì) 完成插“ V”、插“ B”工作之后，其后的“ +1”和“ -1 ”的極性還要依據(jù)編碼規(guī) 則的規(guī)定變換。這樣做需要大量的寄存器， 同時電路結(jié)構(gòu)也變的復(fù)雜。 若把信號 處理的順序變換一下：首先完成插“ V”

19、工作，接著執(zhí)行插“ B”功能。最后實(shí)現(xiàn) 單極性變雙極性的信號輸出。 這樣做的好處是： 輸入進(jìn)來的信號和插 “V”、插“B” 功能電路中處理的信號都是單極性信號，且需要的寄存器的數(shù)目可以少很多。 另外，如何準(zhǔn)確識別電路中的“ 1”、“V”和“ B”。因?yàn)椤?V”和“B”符號是 人為標(biāo)識的符號，但在電路中最終的表現(xiàn)形式還是邏輯電平“ 1”。解決的方法是 利用了雙相碼，將其用二進(jìn)制碼去取代。例如， 代碼： 1 1 0 0 1 0 雙相碼 10 10 01 01 10 01 這樣就可以識別電路中的“ 1”、“ V”、“B”。也可以人為地加入一個標(biāo)識符 （其最終目的也是選擇輸出“ 1”的極性）?？刂埔粋€

20、選擇開關(guān)，使輸出“ 1”的 極性能按照編碼規(guī)則進(jìn)行變化。 3.2 HDB3 編碼器的設(shè)計(jì)過程 本設(shè)計(jì)的思想并不像前面 HDB3編碼原理介紹的那樣首先把消息代碼變換成 為 AMI碼，然后進(jìn)行 V 符號和 B 符號的變換，而是在消息代碼的基礎(chǔ)上，依據(jù) HDB3編碼規(guī)則進(jìn)行插入“ V”符號和插入“ B”符號的操作，最后完成單極性信 圖 3-1 HDB3 碼的編碼器模型框圖 整個 HDB3編碼器包含 3 個功能部分：插“ V”、插“B”和單極性碼轉(zhuǎn)變成雙 極性碼。各部分之間采用同步時鐘作用， 并且?guī)в幸粋€異步的復(fù)位 （清零）端口。 下面將詳細(xì)介紹各個部分的設(shè)計(jì)流程、編寫的源程序模擬仿真的波形圖。 （1

21、）插“ V”模塊的實(shí)現(xiàn) 1） 、插“ V”模塊的建模 插“V”模塊的功能實(shí)際上就是對消息代碼里的四連 0 串的檢測即當(dāng)出現(xiàn)四個 連 0 串的時候，把第四個“ 0”變換成為符號“ V”（“ V”可以是邏輯“ 1”高 電平），而在其他情況下，則保持消息代碼的原樣輸出。同時為了減少后面工作 的麻煩，在進(jìn)行插“ V”時，用“ 11”標(biāo)識它，“1”用“01”標(biāo)識，“0”用“00” 標(biāo)識。 插“V”符號的設(shè)計(jì)思想很簡單：首先判斷輸入的代碼是什么（用一個條件語 句判斷），如果輸入的是“ 0”碼，則接著判斷這是第幾個“ 0”碼，則把這一位 基于 VHDL語言的 HDB3碼編 / 解碼器設(shè)計(jì) 碼元變換成為“ V

22、”碼。在其他條件下，讓原代碼照常輸出 （3）單極性變雙極性的實(shí)現(xiàn) 1）建模 根據(jù) HDB3的編碼規(guī)則，我們可以知道， “V”的極性是正負(fù)交替的，余下 的“1”和“ B”看成一體且是正負(fù)交替的，同時滿足“ V”的極性與前面的非 零碼極性一致。由此我們可以將其分別進(jìn)行極性變換來實(shí)現(xiàn)。從前面的程序 知道，“ V”、“B”、“1”已經(jīng)分別用雙相碼“ 11”、“10”、“01”標(biāo)識，“0”用 “00”標(biāo)識，所以通過以下的程序可以很容易實(shí)現(xiàn)。如下圖為實(shí)現(xiàn)極性變換 功能的流程圖。 根據(jù)編碼規(guī)則，“ B”符號的極性與前一非零符號相反， “V”極性符號與 前一非零符號一致。因此將“ V”單獨(dú)拿出來進(jìn)行極性變換（

23、由前面已知“ V” 已經(jīng)由“ 11”標(biāo)識，所C以ou很nt0好=3與 其他的代碼區(qū)別） ，余下的“ 1”和“B”看成 一體進(jìn)行正負(fù)交替，這樣就完成了 HDB3的編碼。 這個部分遇到的難點(diǎn)在于：在 QUARTUS 軟件仿真過程中，它無法識 別“-1 ”，在它的波形仿真中只有“ 1”和“ 0”。因此在這里采用了雙相碼來 分別表示“-1 ”、“+1”、“0”。要得到所需的結(jié)果， 僅僅在最后加一個硬件 （如 四選一數(shù)字開關(guān) CC4052）就可以將程序中所定義的“ 00”、“ 01”、“11”分別 轉(zhuǎn)換成 0、+1、-1 ，從而達(dá)到設(shè)計(jì)所需結(jié)果。 2）實(shí)現(xiàn)單 / 雙極性變換的硬件部分簡介 由上述的程序下

24、載到 FPGA或 CPLD中，其輸出結(jié)果并不是 “+1”、“-1”、“0” 的多電平變化波形，而是單極性雙電平信號，事實(shí)上，程序輸出的是給單 / 雙變 換器的硬件電路地址信號。 利用一個四選一的數(shù)據(jù)選擇器 CC4052，二維數(shù)組作為 CC4052的選擇地址， 在輸出端 OUT可以得到符合規(guī)則的“ +1”、“-1 ”、“0”變化波形。 “ 01”：標(biāo)識為 +1； “ 11”：標(biāo)識為 -1 ； flag1b ：記“ +V”或“ -V”之間的奇偶數(shù) 圖 3-4 單/ 雙極性變換控制流程圖 基于 VHDL語言的 HDB3碼編 / 解碼器設(shè)計(jì) 3.3 HDB3 編碼器仿真波形 圖 3-5 HDB3 編碼

25、器仿真波形 波形分析 4 用 VHDL 語 言 設(shè) 計(jì) HDB3 譯 碼 器 4.1 HDB3 解碼器實(shí)現(xiàn)的基本原理 HDB3譯碼器的整體模型 1. 整體模型 譯碼原理： 根據(jù)編碼規(guī)則， 破壞點(diǎn) V 脈沖與前一個脈沖同極性。 因此可從所接受的信碼 中找到 V碼，然后根據(jù)加取代節(jié)的原則， V 碼與前面的三位碼必然是取代碼，需 要全部復(fù)原為四連 0。只要找到 V碼，不管 V 碼前是兩個“ 0”碼，一律把取代 節(jié)清零，完成了扣 V扣 B 功能，進(jìn)而得到原二元信碼序列?？蓪?shí)現(xiàn) HDB3譯碼的 模型框圖如圖 4-1 所示， HDB3譯碼器包括雙 / 單極性變換、 V碼檢測、時鐘提扣 V扣 B四部分組成。

26、 圖 4-1 HDB3 譯碼的模型框圖 上圖中雙 / 單極性變換電路有兩個正負(fù)整流電路組成。正整流電路提取正電 平碼部分；負(fù)整流電路提取負(fù)電平部分。 V 碼檢測電路包括 +V碼檢測和 -V 碼檢 測兩部分。根據(jù)編碼規(guī)則， V 脈沖必然是同極性脈沖。當(dāng)無 V脈沖時，傳號脈沖 “+1”和“-1”交替出現(xiàn)。當(dāng)連續(xù)出現(xiàn)兩個“ +1”或“-1 ”時，若無誤碼，則后 一個一定是 V脈沖。時鐘提取電路用于提取同步時鐘。 扣 V扣 B電路在 V脈沖和 同步時鐘的控制下，完成扣 V 扣 B的功能。 由于雙/ 單極性變換電路涉及到雙極性信號， 無法在 FPGA中實(shí)現(xiàn)，需加外圍硬件 電路。 4.2 HDB3 解碼器

27、的設(shè)計(jì)過程 （1）V碼檢測模塊的建模 1）+V碼檢測 為了方便起見， 設(shè)從正整流電路輸出的信號為 +B，從負(fù)整流電路輸出的信號 為-B。+V碼檢測模塊 -B 的控制下，對輸入的 +B進(jìn)行檢測。其原理是：當(dāng) +B 的上 升沿到來時，對輸入的 +B 脈沖進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)值等于 2 時，輸出一個脈沖作 為+V脈沖，同時計(jì)數(shù)器清零，而且計(jì)數(shù)期間，一旦有 -B 信號為“ 1”電平時，立 即對計(jì)數(shù)器清零，計(jì)數(shù)器重新從零開始計(jì)數(shù)。這是因?yàn)樵趦蓚€ +B 脈沖之間，存 在-B 脈沖，說明第二個 +B脈沖不是+V碼，而只有在連續(xù)兩個 +B脈沖之間無 -B 脈沖，才能說明這兩個 +B 脈沖在 HDB3碼中，是真正同

28、極性的于是就可以判定第 二個+B脈沖實(shí)際上是+V碼，達(dá)到檢測+V碼的目的。+V碼檢測模型框如圖 4-2 所 基于 VHDL語言的 HDB3碼編 / 解碼器設(shè)計(jì) 示。 圖 4-2 +V 碼檢測模型框圖 2）-V 碼的檢測 -V 碼檢測原理與 +V碼檢測的類似。所不同的是，-V 碼檢測電路在 +B 控制下， 對來自-B信號進(jìn)行計(jì)數(shù)和檢測、判定，若檢測到 -V碼，則輸出到 -V碼信號。 -V 碼檢測模型框如圖 4-3 所示。 來自負(fù)整流信號 圖 4-3 -V 碼檢測模型框圖 （ 2）扣 V 扣 B 模塊建模 扣 V扣 B 模塊有三個輸入信號，即時鐘信號、 V 碼信號和來自正、負(fù)整流輸 出的和路信號。

29、 由于該和路信號可能包含有 B脈沖和 V脈沖，因此需要在扣 V 扣 B 模塊中，去除 V和 B脈沖。本模塊的建模方法是，用 V 碼檢測模塊所檢測出的 V 碼信號，去控制一個移位寄存器，若未碰到 V脈沖，則整流輸出合成信號在時 鐘的節(jié)拍下，順利通過移位寄存器， 當(dāng)碰到有 V脈沖時，該 V脈沖將使移位寄存 器清零。考慮到四連 0，即 V脈沖及其前面的三個碼元應(yīng)為 0 碼，所以，可設(shè)置 四位的移位寄存器，當(dāng) V 碼清零時，同時將移存器中的四位碼全變?yōu)?0。不管是 否有 B脈沖，在此模塊中，一并清零，因而無需另設(shè)扣 B 電路。另外移位四位寄 存器起到延時四位時鐘周期的作用， 以使所檢測出的 V 脈沖與信號流中的 V 脈沖 位置對齊，保證清零的準(zhǔn)確性?？?V扣 B模塊框圖如圖 4-4 。 基于 VHDL語言的 HDB3碼編 /