數(shù)字集成電路課程設計74HC138譯碼器芯片設計

1、課 程 設 計 課程名稱 集成電路課程設計 題目名稱 74hc138譯碼器芯片設計 學生學院 材料與能源學院 專業(yè)班級 2012級微電子學2班 學 號 _ 學生姓名 指導教師 2015年 7 月 12 日目錄【摘要】- 3 -1. 設計目的與任務- 4 -2. 設計要求及內(nèi)容- 4 -3. 設計方法及分析- 5 -3.1 74hc138芯片簡介- 5 -3.2 工藝和規(guī)則及模型文件的選擇- 6 -3.3 電路設計- 7 -3.3.1 輸出級電路設計- 7 -3.3.2 內(nèi)部基本反相器中的各mos 尺寸的計算- 9 -3.3.3 四輸入與非門mos尺寸的計算- 10 -3.3.4 三輸入與非門m

2、os尺寸的計算- 11 -3.3.5 輸入級設計- 12 -3.3.6 緩沖級設計- 13 -3.3.7 輸入保護電路設計- 15 -3.4. 功耗與延遲估算- 16 -3.4.1. 模型簡化- 16 -3.4.2. 功耗估算- 17 -3.4.3. 延遲估算- 18 -3.5. 電路模擬- 19 -3.5.1 直流分析- 20 -3.5.2 瞬態(tài)分析- 22 -3.5.3 功耗分析- 23 -3.6. 版圖設計- 24 -3.6.1 輸入級的設計- 25 -3.6.2 內(nèi)部反相器的設計- 25 -3.6.3 輸入和輸出緩沖門的設計- 26 -3.6.4 三輸入與非門的設計- 27 -3.6.

3、5 四輸入與非門的設計- 27 -3.6.6 輸出級的設計- 28 -3.6.7 調(diào)用含有保護電路的pad元件- 28 -3.6.8 總版圖- 28 -3.7. 版圖檢查- 28 -3.7.1 版圖設計規(guī)則檢查（drc）- 29 -3.7.2 電路網(wǎng)表匹配（lvs）檢查- 29 -3.7.3 后模擬- 30 -3.7.4 版圖數(shù)據(jù)的提交- 31 -4. 經(jīng)驗與體會- 31 -5. 參考文獻- 32 -附錄a：74hc138電路總原理圖- 33 -附錄b：74hc138 芯片版圖- 34 -附錄c：74hc138 芯片版圖(未加焊盤)- 35 -【摘要】 現(xiàn)代社會正在飛速的發(fā)展，集成電路已經(jīng)成為

4、現(xiàn)代科技發(fā)展的支柱產(chǎn)業(yè)，現(xiàn)代技術產(chǎn)業(yè)的心臟，可以說，沒有集成電路，就沒有現(xiàn)代社會。集成電路發(fā)展迅猛，按功能結(jié)構分類集成電路可以分為模擬集成電路、數(shù)字集成電路和數(shù)/?；旌霞呻娐啡箢?。按制作工藝分類集成電路可分為半導體集成電路和膜集成電路。按集成度高低分類集成電路可分為 ssi小規(guī)模集成電路、msi中規(guī)模集成電路、lsi大規(guī)模集成電路、vlsi超大規(guī)模集成電路、ulsi特大規(guī)模集成電路、gsi 巨大規(guī)模集成電路也被稱作極大規(guī)模集成電路或超特大規(guī)模集成電路。其中3-8譯碼器是集成電路設計中一個典型的芯片，集成電路設計方法、原理和流程是可以從中體現(xiàn)出來?！娟P鍵詞】：集成電路設計 74hc138 t

5、ranner pro 版圖 1. 設計目的與任務 本課程設計是集成電路分析與設計基礎的實踐課程，其主要目的是使學生在熟悉集成電路制造技術、半導體器件原理和集成電路分析與設計的基礎上，訓練綜合運用已掌握的知識，利用相關軟件，初步熟悉和掌握集成電路芯片的系統(tǒng)設計電路設計及模擬版圖設計版圖驗證等正向設計方法。2. 設計要求及內(nèi)容2.1 器件名稱3-8線譯碼器的74hc138芯片2.2 要求的電路性能指標(1) 可驅(qū)動10個lsttl電路（相當于15pf電容負載）；(2) 輸出高電平時， ， (3) 輸出底電平時，(4) 輸出級充放電時間，(5) 工作電源5v，常溫工作，工作頻率，總功耗。2.3 設計

6、內(nèi)容(1) 功能分析及邏輯設計；(2) 電路設計；(3) 估算功耗與延時；(4) 電路模擬與仿真；(5) 版圖設計（全手工、層次化設計）；(6) 版圖檢查：drc與lvs；(7) 后仿真(選做)；(8) 版圖數(shù)據(jù)提交。2.4 設計要求(1) 按題目要求，獨立完成設計全過程；(2) 設計時使用的工藝及設計規(guī)則；(3) 根據(jù)所用的工藝，選取合理的模型庫，使用其參數(shù)進行相關計算；(4) 選用以lambda()為單位的設計規(guī)則。3. 設計方法及分析3.1 74hc138芯片簡介 74hc138是一款高速cmos器件，74hc138引腳兼容低功耗肖特基ttl（lsttl）系列。 74hc138譯碼器可接

7、受3位二進制加權地址輸入（a0, a1和a2），并當使能時，提供8個互斥的低有效輸出（y0至y7）。74hc138特有3個使能輸入端：兩個低有效（e1和e2）和一個高有效（e3）。除非e1和e2置低且e3置高，否則74hc138將保持所有輸出為高。利用這種復合使能特性，僅需4片74hc138芯片和1個反相器，即可輕松實現(xiàn)并行擴展，組合成為一個1-32（5線到32線）譯碼器。它的管腳圖如圖3-1所示，其邏輯真值表如表3-1所示。圖3-1 74hc138引腳圖表3-1 74hc138真值表inputs 輸入outputs輸出enable 使能address地址e3e2e1a2a1a0y0y1y2y

8、3y4y5y6y7xxhxxxhhhhhhhhlxxxxxhhhhhhhhxhxxxxhhhhhhhhhllllllhhhhhhhhllllhhlhhhhhhhlllhlhhlhhhhhhlllhhhhhlhhhhhllhllhhhhlhhhhllhlhhhhhhlhhhllhhlhhhhhhlhhllhhhhhhhhhhl74hc138邏輯表達式：74hc138的邏輯圖如圖3-2所示：圖3-2 74hc138邏輯圖3.2 工藝和規(guī)則及模型文件的選擇 根據(jù)設計要求，選取orbit: mph_ns5 作為工藝及設計規(guī)則，從mph_ns5.tdb文件可知： technology:0.5u (lam

9、bda = 0.3um) / n-well (p122p2m)，本設計采用的參數(shù)如下： 根據(jù)所選擇的工藝，本設計選取cmos流程元件模型文件ml2_typ.md，使用其參數(shù)進行相關計算。 ml2_typ.md模型文件的參數(shù)如下所示：3.3 電路設計3.3.1 輸出級電路設計 根據(jù)要求，輸出級等效電路如圖3-3所示，輸入vi為前一級的輸出，可認為是理想的輸出，即。圖3-3 輸出級等效電路(1) 輸出級n管的計算 當輸入為高電平時，輸出為低電平，n管導通，后級ttl有較大的灌電流輸入，要求，依據(jù)mos管的理想電流統(tǒng)一方程式：可以求出的值。其主要計算如下:= =108.92109(2) 輸出級p管的

10、計算 當輸入為低電平時，輸出為高電平，p管導通。同時要求n管和p管的充放電時間，分別求這兩個條件下的極限值，然后取大者。1 以,為條件計算極限值，用mos管理想電流方程統(tǒng)一表達式：可以求出的值。其主要計算如下： 2 以為條件計算的極限值n管和p管的充放電時間和表達式分別為 其計算過程如下：由，故有=令 在兩種方法中，因為中的大于中的，故取方法中計算的結(jié)果，即 。3.3.2 內(nèi)部基本反相器中的各mos 尺寸的計算 內(nèi)部基本反相器如圖3-4所示，它的n管和p管尺寸依據(jù)充放電時間和方程來求。關鍵點是先求出式中的(即負載)。圖3-4 內(nèi)部反相器它的負載由以下內(nèi)部反相器的負載由cl以下三部分電容組成：本

11、級漏極的pn結(jié)電容；下級的柵電容；連線雜散電容。本級漏極pn結(jié)電容計算 其中是每的結(jié)電容，是每的周界電容，b為有源區(qū)寬度，可從設計規(guī)則獲取。因為本設計版圖中，最小孔尺寸為，孔與多晶硅柵的最小間距為，孔與有源區(qū)邊界的最小間距為，則取。 總的漏極pn結(jié)電容應是p管的和n管的總和，即：柵電容cg計算 此處和為與本級漏極相連的下一級n管和p管的柵極尺寸，近似取輸出級的和值。連線雜散電容cs 一般cpncg10cs，可忽略cs作用。所以，內(nèi)部基本反相器的總負載電容為上述各電容計算值之和。將數(shù)據(jù)代入上面公式得， 根據(jù)和的計算式及條件，計算出和。取，由方程，代入數(shù)據(jù)有：又有，即，代入上式解得 取整數(shù)，得到

12、3.3.3 四輸入與非門mos尺寸的計算 四輸入與非門的電路如圖3-5所示。根據(jù)截止延遲時間和導通延遲時間 的要求，在最壞情況下，必須保證等效n管、p管的等效電阻與內(nèi)部基本反相器的相同，這樣四輸入與非門就相當于內(nèi)部基本反相器了。因此，n管的尺寸放大4倍，而p管尺寸不變，即：代入內(nèi)部反相器的寬長比，可以算出邏輯mos尺寸：圖3-5 四輸入與非邏輯門電路3.3.4 三輸入與非門mos尺寸的計算同理可以計算三輸入與非門的尺寸，其邏輯電路圖如圖3-6所示。n管的尺寸放大4倍，而p管尺寸不變，即：圖3-6 三與非邏輯門電路代入內(nèi)部反相器的寬長比，可以算出邏輯mos尺寸：3.3.5 輸入級設計由于本電路是

13、與ttl兼容，ttl的輸入電平可能為2.4v，如果按正常內(nèi)部反相器進行設計，則n1、p1構成的cmos將有較大直流功耗。故采用圖3-7所示的電路，通過正反饋的p2作為上提拉管，使較快上升，減小功耗，加快翻轉(zhuǎn)速度。圖3-7 輸入級電路1 提拉管p2的（w/l）p2計算為了節(jié)省面積，同時又能使較快上升，取。理論上，這里取。而且為了方便畫圖，這里就去。2 cmos 反相器p1管的計算此p1管應取內(nèi)部基本反相器的尺寸。因此這里取 3 cmos 反相器n1管的計算由于要與ttl電路兼容，而ttl的輸出電平在0.42.4v之間轉(zhuǎn)換，因此要選取反相器的狀態(tài)轉(zhuǎn)變電平：又知：代入數(shù)據(jù)，有 仿真實驗應取353.3

14、.6 緩沖級設計1 輸入緩沖級 由74hc138的邏輯圖可知，在輸入級中有六個信號：s0、s1、s2、a0、a1、a2。其中s0經(jīng)一級輸入反相器和一級三與非門后，形成, 用去驅(qū)動8個四輸入與非門，故需要緩沖級，使其驅(qū)動能力增加。同時為了用驅(qū)動，必須加入緩沖門。由于a2、a1、a0以及、各驅(qū)動內(nèi)部與非門4個，所以可以不用緩沖級。 s緩沖級的設計過程如下： s的緩沖級與輸入級和內(nèi)部門的關系如圖3-8所示。圖3-8 cs的緩沖級 圖中m1為輸入級，m2為內(nèi)部門，m3為緩沖級驅(qū)動門。m1的p管和n管的尺寸即為上述所述的輸入級cmos反相器p1管和 n1管尺寸，m2的p管和n管的尺寸即為內(nèi)部基本反相器p

15、1管和 n1管尺寸，m3的p管和n管的尺寸由級間比值（相鄰級中mos管寬度增加的倍數(shù)）來確定。如果要求尺寸或功耗最佳，級間比值為210。具體可取。n為扇出系數(shù)，它的定義是： 在本例中，前級等效反相器柵的面積為m2的p管和n管的柵面積總和，下級柵的面積為8個四輸入與非門中與s相連的所有p管和n管的柵面積總和。故有：2 緩沖輸出級 由于輸出級部分要驅(qū)動ttl電路，其尺寸較大，因而必須在與非門輸出與輸出級之間加入一級緩沖門m2，如圖3-9所示。將與非門m1等效為一個反相器，類似上述s的緩沖級設計，計算出m2的p管和n管的尺寸。圖3-9輸出緩沖級同理：3.3.7 輸入保護電路設計 因為mos器件的柵極

16、有極高的絕緣電阻，當柵極處于浮置狀態(tài)時，由于某種原因，感應的電荷無法很快地泄放掉。而mos器件的柵氧化層極薄，這些感應的電荷使得mos器件的柵與襯底之間產(chǎn)生非常高的電場。該電場強度如果超過柵氧化層的擊穿極限，則將發(fā)生柵擊穿，使mos器件失效，因此要設置保護電路。輸入保護電路有單二極管、電阻結(jié)構和雙二極管、電阻結(jié)構。圖3-10所示電路為雙二極管、電阻結(jié)構輸入保護電路。保護電路中的電阻可以是擴散電阻、多晶硅電阻或其他合金薄膜電阻，其典型值為300500。二極管的有效面積可取500，或用shockley方程計算。由于保護電路計算比較復雜，因此在版圖設計中直接調(diào)用庫中的標準pad，因其包含保持電路，就

17、不必另外的保護電路設計。圖3-10 保護電路至此，完成了全部器件的參數(shù)計算，匯總列出各級n管和p管的尺寸如下：1 輸入級 2 內(nèi)部基本反相器 3 輸入緩沖級 4 內(nèi)部三與非門 5 內(nèi)部四與非門 6 緩沖輸出級 7 輸出級 3.4. 功耗與延遲估算在估算延時、功耗時，從輸入到輸出選出一條級數(shù)最多的支路進行估算。74hc138電路從輸入到輸出的所有各支路中，只有s1端加入了緩沖級，因而增加了延時與功耗，因此在估算延時、功耗時，就以s1支路電路圖(如下圖3-11所示)來簡化估算。圖3-11 估算延時、功耗cs支路電路3.4.1. 模型簡化由于在實際工作中，八個四輸入與非門中只有一個可被選通并工作，而

18、另七個不工作，所以估算功耗時只估算上圖所示的支路即可。在s1端經(jīng)三級反相器后，將不工作的七個四輸入與非門等效為負載電容cl1，而將工作的一個四輸入與非門的三個個輸入接高電平，只將s1端信號加在反相器上。在x點之前的電路，由于，s1均為輸入級，雖然a0，a1，a2比s少一個反相器，作為工程估算，可以認為七個輸入級是相同的，于是，估算功耗時對x點這前的部分只要計算s1這一個支路，最后將結(jié)果乘以七倍就可以了。在x點之后的電路功耗，則只計算一個支路。3.4.2. 功耗估算cmos電路的功耗中一般包括靜態(tài)功耗、瞬態(tài)功耗、交變功耗。由于cmos電路忽略漏電，靜態(tài)功耗近似為0，工作頻率不高時，也可忽略交變功

19、耗，則估算時只計算瞬態(tài)功耗pt即可。是上述s1支路各級器件功耗的總和（共有7級），即：其中：為本級漏極pn結(jié)電容，按3.3.2相關公式計算：為與本級漏極相連的下一級柵電容，按3.3.2的計算（這里忽略輸入提拉管的電容做近似計算）：為本級漏連接到下一級柵連線雜散電容，其值較小，可忽略不計。為斷開的三個三輸入的非門柵電容，按3.3.2的計算（這里取其中一個門做近似）：為最后一級（即輸出級）的下一級柵電容，即負載電容15pf。x前、x后表示s1支路電路中x點之前或x點之后的所有器件。對于74hc138器件，整個芯片功耗為pt: 符合設計要求。3.4.3. 延遲估算 算出每一級等效反相器延遲時間，總的

20、延遲時間為各級（共7級）延遲時間的總和。各級等效反相器延遲時間可用下式估算： 各字母的意義如圖3-12所示。圖3-12 延遲時間，上升與下降時間匯總列出每一集器件延遲時間，最后得出總的延遲時間。計算各級的公式：1 輸入級同理可以代入相關數(shù)據(jù)計算其它級的及延遲2 內(nèi)部反相器3 三輸入與非門4 輸入緩沖級5 四輸入與非門6 輸出緩沖級7 輸出級所以，總的延遲時間為 符合設計要求。3.5. 電路模擬 電路模擬中為了減小工作量，使用上述功耗與延遲估算部分用過的s1支路電路圖。為了計算出功耗，在兩個電源支路分別加入一個零值電壓源v11和v12，電壓值為零（如下圖3-13所示），在模擬時進行直流掃描分析，

21、然后就可得出功耗。圖3-13 電路模擬用s1支路電路把此電路圖轉(zhuǎn)化為spice文件，加入電路特性分析指令和控制語句，即可進行電路模擬。3.5.1 直流分析 直流分析：當輸入由0.4v變化到2.4v過程中，觀察波形得到閾值電壓（狀態(tài)轉(zhuǎn)變電平）vs。vs的值應為約1.4v。直流分析的電路圖如圖3-14所示，其對應的spice文件如圖3-15所示，直流分析的輸入輸出電壓曲線如圖3-16所示。圖3-14直流分析電路圖圖3-15直流分析spice設置圖3-16直流分析輸入輸出電壓關系分析：從電壓關系可以看出，轉(zhuǎn)變電平大約在1.4v左右，符合設計的要求。因此所畫電路通過了直流分析測試。3.5.2 瞬態(tài)分析

22、 從波形中得到，然后進行相關計算。瞬態(tài)分析的電路圖見圖3-17所示，其對應的瞬態(tài)分析的spice文件設置見圖3-18所示。對應的瞬態(tài)分析的結(jié)果見圖3-19。圖3-17 瞬態(tài)分析電路圖圖3-18瞬時分析spice設置圖3-19瞬態(tài)分析輸入輸出電壓關系由仿真輸出的結(jié)果報告文件可以得到其瞬態(tài)參數(shù)如下：measurement result summary risetime = 1.2913e-008 falltime = 1.2774e-008，則滿足電路設計要求。3.5.3 功耗分析對電壓源vi1和vi2進行直流掃描分析：vcs s1 gnd pulse (0.4 2.4 0 0 0 17n 34n

23、)vi1 vdd n3 0vi2 vdd n6 0vvdd vdd gnd 5.0.print tran i(vi1) i(vi2)功耗分析的電路原理圖見圖3-20，spice文件設置見圖3-21，功耗分析結(jié)果見圖3-22。這里的功耗分析采用的是靜態(tài)功耗，所以這里沒有加入脈沖源，只有直流電源。圖3-20 功耗分析電路原理圖圖3-21功耗分析spice設置從波形中得出i(vi1)和 i(vi2)，求積分并除以周期，從而得到功耗總功耗：從模擬分析得到的結(jié)果來看，各項模擬參數(shù)都滿足設計指標，下面可進行版圖設計。順而我畫出了總電路圖，并進行邏輯分析，其中s0、s1、s2分別為000時：可見y0輸出低電

24、平，其他輸出高電平，符合要求，其他情況也符合。3.6. 版圖設計 本次的版圖設計采用的是層次化、全手工設計版圖。所謂的層次化設計版圖，就是先設計單元版圖，由簡單的單元版圖再組成較復雜的單元版圖，一層層設計，直至完成芯片的整體版圖。3.6.1 輸入級的設計輸入級的設計如圖3-23所示，這里根據(jù)電路圖，由于提拉管的寬長比只有1，所以這里的多晶硅柵的寬度采用6，其余的多晶硅柵采用2的設計方法。輸入級版圖drc如圖3-24所示。 圖3-23輸入級版圖 圖3-24輸入級版圖drc3.6.2 內(nèi)部反相器的設計內(nèi)部反相器的寬長比比較小，考慮到這個原因，采用了將源、漏極的區(qū)域擴大的方法，以保證能夠符合設計規(guī)則

25、。設計的版圖見圖3-25及drc檢測如圖3-26所示。圖3-25內(nèi)部反相器版圖 圖3-26內(nèi)部反相器版圖drc3.6.3 輸入和輸出緩沖門的設計對于緩沖門，由于其管的寬長比比較大，這里采用了梳狀結(jié)構，從而減少了其管的面積，有效的利用的設計空間，其設計原理與內(nèi)部反相器類似。具體的版圖和相應的版圖drc檢測分別如圖3-27、圖3-28、圖3-29和圖3-30所示。 圖3-27輸入緩沖門 圖3-28 輸入緩沖門drc 圖3-29輸出緩沖門 圖3-30 輸出緩沖門版圖drc3.6.4 三輸入與非門的設計三輸入與非門涉及到的管比較多，區(qū)別于梳狀結(jié)構，這里采用了多條多晶硅柵，而又考慮到盡量只用第一層金屬線

26、來布線（這樣在總圖連接引線會更加方便，更加容易），這里引出了多晶硅柵分別接輸入端口。所設計的版圖及其drc檢測分別如圖3-31和圖3-32所示。 圖3-31三輸入與非門版圖 圖3-32三輸入與非門版圖drc3.6.5 四輸入與非門的設計四輸入與非門與三輸入與非門一樣，也采用梳狀結(jié)構。所設計的版圖及其drc檢測分別如圖3-33和圖3-34所示。圖3-33 四輸入與非門版圖圖3-34 四輸入與非門版圖drc3.6.6 輸出級的設計從計算中可以看出，輸出級的管的寬長比相比其它級來說是最大的，因此這里必須采用梳狀結(jié)構。而且需要多個管并聯(lián)來實現(xiàn)較大的寬長比。輸出級的版圖及其drc檢測分別如圖3-35和圖

27、3-36所示。 圖3-35 輸出級的版圖 圖3-36 輸出級的版圖drc3.6.7 調(diào)用含有保護電路的pad元件 pad保護電路如圖3-37所示。圖3-37 pad元件版圖3.6.8 總版圖執(zhí)行cellinstance（選擇需要調(diào)用的單元圖）在一個新的cell內(nèi)組合成整體電路圖。按照附錄a所示的邏輯圖接線，得到最終的電路版圖（見附錄b）。3.7. 版圖檢查 這一個操作與每一個子模塊的設計必須同步進行。做drc檢查時應該分成小塊（單元）檢查。每一部分做成一個單元，每個單元進行drc檢查。在全部通過后，將單元組合成電路，最終做一次全版圖的drc，以確保全版圖正確。3.7.1 版圖設計規(guī)則檢查（dr

28、c） 總圖的版圖設計規(guī)則檢查見圖3-38所示。圖3-38 總圖的drc檢查由drc檢查結(jié)果可以看出，總圖能夠通過drc檢查。3.7.2 電路網(wǎng)表匹配（lvs）檢查電路圖提取的網(wǎng)表文件(.sp)與版圖提取的網(wǎng)表文件(.spc)，進行元件和節(jié)點的匹配檢查。如果匹配，表明版圖的連接及版圖中各管子的生成是正確的。因此，只要保證電路圖是正確的，lvs檢查就可以驗證版圖的正確性。lvs檢查的結(jié)果見圖3-39所示。由結(jié)果可以看出，電路原理圖與電路版圖匹配正確。 圖3-39總圖lvs對照檢查結(jié)果3.7.3 后模擬 從版圖提取spice網(wǎng)表文件（.spc），加載電路特性分析指令和控制語句，進行模擬。加載電路特性分析指令和控制語句如圖3-40所示。仿真結(jié)果如圖3-所示。從結(jié)果圖容易看出版圖設計的功能正確。圖 3-40 版圖的spice網(wǎng)表文件（.spc）圖 3-41 版圖的輸出的spice文件功能仿真3.7.4 版圖數(shù)據(jù)的提交所設計的版圖通過drc和lvs的檢查，及erc檢查(本次設計不做)，然后轉(zhuǎn)換成制造掩膜用的