畢業(yè)設計（論文）基于現代DSP技術的IIR濾波器的實現

1、編號：03063023南陽師范學院2003屆畢業(yè)生畢業(yè)論文（設計）題 目： 基于現代dsp技術的iir濾波器的實現 完 成 人： 班 級： 2003-03 學 制： 4 年 專 業(yè)： 電子信息與科學技術 指導教師： 完成日期： 2007-03-31 目 錄摘要 1 引言（1）1.1 數字濾波器（1）1.2 dsp builder軟件的簡介（2）1.3 課題的主要意義（2）2 設計總體方案.（3）3 數字濾波器的基本概念（3）3.1數字濾波器的基本概念（3）3.2數字濾波器的分類（3）3.3系統(tǒng)的傳遞函數（4）3.4 基本結構運算單元（5）4 iir數字濾波器（6）4.1 iir數字濾波器的基本

2、結構（6）4.1.1 iir數字濾波器基本結構分類（6）4.1.2 iir濾波器的結構舉例（6）4.2 iir數字濾波器設計過程（10）4.3 iir數字濾波器設計方法（10）5 使用dsp_builder設計iir濾波器（10）5.1 建立模型（10）5.2 iir濾波器系數的計算（13）5.3 設置系數（15）5.4 simulink仿真（15）5.5 由simulink模型轉成vhdl文件（16）5.6 適配下載（16）6 總結及展望（16）參考文獻（17）abstract（18）基于現代dsp技術的iir數字濾波器的實現作 者：祁媛媛 指導老師：張 帥摘要：基于現代dsp技術的種種優(yōu)勢

3、，該設計選擇了以pld器件為平臺，在其上構建iir濾波器的設計方案。本文介紹了一個以altera公司可編程邏輯芯片cyclone1c12為控制核心，利用dsp_builder軟件設計iir濾波器。關鍵詞：iir；濾波器；fpga；dsp_builder1 引言1.1 數字濾波器數字濾波器(digital filter)是由數字乘法器、加法器和延時單元組成的一種裝置。其功能是對輸入離散信號的數字代碼進行運算處理，以達到改變信號頻譜的目的。由于電子計算機技術和大規(guī)模集成電路的發(fā)展，數字濾波器已可用計算機軟件實現，也可用大規(guī)模集成數字硬件實時實現。數字濾波器是一個離 散時間系統(tǒng)（按預定的算法，將輸入

4、離散時間信號轉換為所要求的輸出離散時間信號的特定功能裝置）。應用數字濾波器處理模擬信號時，首先須對輸入模擬信號進行限帶、抽樣和模數轉換。數字濾波器輸入信號的抽樣率應大于被處理信號帶寬的兩倍，其頻率響應具有以抽樣頻率為間隔的周期重復特性，且以折疊頻率即12抽樣頻率點呈鏡像對稱。為得到模擬信號，數字濾波器處理的輸出數字信號須經數模轉換、平滑。數字濾波器具有高精度、高可靠性、可程控改變特性或復用、便于集成等優(yōu)點。數字濾波器在語言信號處理、圖像信號處理、醫(yī)學生物信號處理以及其他應用領域都得到了廣泛應用1。數字濾波器有低通、高通、帶通、帶阻和全通等類型。它可以是時不變的或時變的、因果的或非因果的、線性的

5、或非線性的。應用最廣的是線性、時不變數字濾波器.1.2 dsp builder軟件的簡介fpga的應用是eda技術有機融合軟件硬件電子設計技術、soc和asic設計，以及對自動設計與自動實現最典型的詮釋。dsp builder是fpga制造商altera推出得一個數字信號處理（dsp）開發(fā)工具，它集成在matlab設計環(huán)境的simulink中。altera的dsp系統(tǒng)體系解決方案是一項具有開創(chuàng)性的解決方案。以往的matlab工具的使用只是作為dsp算法的建模和基于純數學的仿真，其數學模型無法為硬件dsp應用系統(tǒng)直接產生實用的程序代碼，其仿真測試的結果也僅僅是基于數學的算法結果。而以往fpga所

6、需要傳統(tǒng)的基于硬件描述語言（vhdl）的設計由于要考慮fpga硬件的延時與vhdl遞歸算法的銜接，以及補碼運算和乘積結果截取等問題，相當繁雜。對于dsp builder而言，頂層的開發(fā)工具是matlab/simulink，整個的開發(fā)流層幾乎可以在同一環(huán)境中完成。真正實現了自頂向下的設計流程，包括dsp系統(tǒng)的建模、系統(tǒng)級仿真、設計模型向vhdl硬件描述語言代碼的轉換、rtl(邏輯綜合register transfer level)級功能仿真測試、編譯適配和布局布線、時序實時仿真直至對dsp目標器件的編程配置。整個設計流程將系統(tǒng)描述和硬件實現有機地融為一體，充分顯示了現代電子設計自動化開發(fā)的特點與

7、優(yōu)勢23。1.3 設計的主要意義數字濾波在dsp（數字信號處理）中占有重要地位。數字濾波器按實現的網絡結構或者從單位脈沖響應，分為iir（無限脈沖響應）和fir（有限脈沖響應）濾波器。如果iir濾波器和fir濾波器具有相同的性能，那么通常iir濾波器可以較低階數獲得較高的選擇性，執(zhí)行速度更快，所用的存儲單元更少，所以既經濟又高效。一般說來，從使用要求上來看，在對象為要求不敏感的場合，如語音通信等，選用iir濾波器較為合適，這樣可以充分發(fā)揮其經濟、高效的特點。用傳統(tǒng)的軟件對其進行分析需要很多條件，而運用dsp_builder軟件可以簡化很多步驟，整個的開發(fā)流層幾乎可以在同一環(huán)境中完成整個設計流程

8、將系統(tǒng)描述和硬件實現有機地融為一體，充分顯示了現代電子設計自動化開發(fā)的特點與優(yōu)勢。2 設計總體方案本文主要是利用現代dsp技術來實現iir濾波器，具體是使用eda軟件dsp_builder、quartus、matlab結合數字信號處理中iir濾波器的知識來設計iir濾波器。首先需要熟悉iir濾波器的基本原理，然后使用dsp_builder、matlab軟件進行算法模型設計，設計完成后在simulink工具箱中進行仿真，觀察設計是否正確。如果正確，則使用quartus軟件對設計好的模型進行轉化，將其轉化為vhdl語言，編譯、仿真，全部正確后，下載到fpga芯片上，利用pld器件的可重構性，在芯片

9、上就構建了iir濾波器的硬件結構，就可以對輸入的信號進行相應的濾波處理。3 數字濾波器的基本概念3.1 數字濾波器的基本概念數字濾波器就是對不同頻率的數字信號從頻域進行信號分離的時序電路或器件或一段程序。這里所講的數字濾波器都是一個離散的lti系統(tǒng)，離散的lti系統(tǒng)模型189：圖1 數字濾波器lti模型x(n)、y(n)分別是系統(tǒng)的輸入輸出序列h(e)是系統(tǒng)本身的特性（轉移算子）。系統(tǒng)對于輸入的離散序列x(n)總有對應的輸出y(n)。x(n)是離散的信號，每個x(i)可能有不同的幅值，有了前后不同幅值的變化，就可以引出離散信號的頻率這一性質。3.2 數字濾波器的分類數字濾波器按功能分為低通、高

10、通、帶通、帶阻、全通濾波器。 （1） （2）由序列傅氏變換公式可知，離散信號的傅氏變換是的函數，周期為2。只需研究，不需要在整個軸上分析其信號。所以，數字濾波器的通帶分布如下：圖2 數字濾波器的通帶分布3.3 系統(tǒng)的傳遞函數對iir數字濾波器的差分方程的一般形式為 （3）其中兩邊同時進行雙邊z變換得： （4）得iir數字濾波器得傳遞函數： （5）3.4 基本結構運算單元加法器：圖3 加法器乘法器：圖4 乘法器延遲單元：圖5 延遲單元4 iir數字濾波器4.1 iir數字濾波器的基本結構4.1.1 iir數字濾波器基本結構分類直接型：是按給出的差分方程直接實現的。級聯型：將系統(tǒng)函數的h(z)因式

11、分解為較低的二節(jié)階的乘積，每個雙二階用一個直接型實現，整個系統(tǒng)用雙二階的級聯實現。并聯型：將系統(tǒng)函數的h(z)因式分解為雙二階之和，每個雙二階用一個直接型實現，整個系統(tǒng)函數作為二階節(jié)的并聯網絡實現1 11。4.1.2 iir濾波器的結構舉例下面舉一個4階差分方程為例，敘述三種結構。設有4階差分方程： （6） （7）對方程兩邊同時取雙邊z變換得傳遞函數h(z)，傳遞函數直接得到信號流圖： （8）輸出序列的最高差分階數4即系統(tǒng)的階數。由梅森公式得信號流圖：圖6 直接i型信號流程圖整個濾波器由兩個網絡級聯，級聯系統(tǒng)得總的輸入輸出和子系統(tǒng)的級聯次序無關： （9）從而上述4階系統(tǒng)的信號流圖級聯次序可以交

12、換：圖7 直接ii型信號流程圖級聯型結構是將系統(tǒng)傳遞函數h(z)寫成具有實系數的二階的乘積。將分子和分母多項式分解為各自的根，然后將一對復數共扼根（或者任意兩個實數根）組合成二階多項式。例如h(z)為n階方程，n為偶數： （10）式中k=n/2,bk，1,bk，2,ak，1,ak，2都是代表實數的二階節(jié)系數。這些二階節(jié)是： （11）上述4階系統(tǒng)的級聯形式是：圖8 級聯型信號流程圖應該特別指出：級聯型結構的靈敏度特性優(yōu)于直接型和正準型結構。每一級分子的系數確定一對零點，分母的系數確定一對極點，因為子網絡的零極點也即整體網絡的零極點，所以整個系統(tǒng)的零極點都可以準確的由每一級的系數來調整和控制，這樣

13、便于調整濾波器的頻率響應性能。級聯結構具有最少的存儲器。并聯結構是將n階的系統(tǒng)函數h(z)利用部分分式展開寫成二階節(jié)之和： （12）其中每一個二階節(jié)： （13）上述4階iir濾波器用并聯形式實現：圖9 4階iir濾波器用并聯形式并聯支路的極點也是整個網絡的極點，而并聯支路的零點卻不是整個網絡的零點，因此并聯網絡能獨立的調整系統(tǒng)的極點的位置，但不能控制零點。并聯結構的靈敏度由于直接型和正準型，運算累積誤差比級聯型小。4.2 iir數字濾波器設計過程 按設計任務，確定濾波器性能要求，制定技術指標。 用一個因果穩(wěn)定的離散系統(tǒng)的系統(tǒng)函數h(z)逼近此性能指標。 利用有限精度算法實現此系統(tǒng)函數：如運算結

14、構、字長的選擇等。 實際技術實現：軟件法、硬件法或dsp芯片法。4.3 iir數字濾波器設計方法iir數字濾波器的系統(tǒng)函數是z的有理函數，可表示為： （14）系統(tǒng)函數的設計就是要確定系數ai,bi或者零極點ci,di,以使濾波器滿足給定的性能要求。這種設計方法一般由3種方法：零極點位置累試法。當濾波器性能未達到要求時，通過多次改變零極點位置來達到要求。此法只適用于簡單濾波器。用模擬濾波器理論來設計數字濾波器。在iir數字濾波器的設計中較多的采用這種方法。5 使用dsp_builder設計iir濾波器 5.1 建立模型 使用dsp_builder設計iir濾波器；4階級聯型iir濾波器設計參照下

15、圖，圖10 4階級聯型iir濾波器流程圖建立一個4階的級聯型iir濾波器模型，該模型共由兩節(jié)2階直接型iir濾波器構成，見下圖。 圖11 4階級聯型iir濾波器模型中各個模塊的參數設置如下：x模塊：(altbus)庫：altera dsp builder中bus manipulation庫參數“bus type”設為“signed fractional”(有符號小數)參數“node type”設為“input port”參數“number of bits.”設為“2”參數“.number of bits”設為“8”y模塊：(altbus)庫：altera dsp builder中bus man

16、ipulation庫參數“bus type”設為“signed fractional”參數“node type”設為“output port”參數“number of bits.”設為“4”參數“.number of bits”設為“23”busconv模塊：(busconversion)庫：altera dsp builder中bus manipulation庫參數“input bus type”設為“signed fractional”參數“input number of bits.”設為“4”參數“input .number of bits”設為“18”參數“output bus typ

17、e”設為“signed fractional”參數“output number of bits.”設為“2”參數“output .number of bits”設為“15”busconv1、busconv4模塊：(busconversion)庫：altera dsp builder中bus manipulation庫參數“input bus type”設為“signed fractional”參數“input number of bits.”設為“3”參數“input .number of bits”設為“15”參數“output bus type”設為“signed fractional”參

18、數“output number of bits.”設為“2”參數“output .number of bits”設為“15”busconv2、busconv3、busconv5模塊：(busconversion)庫：altera dsp builder中bus manipulation庫參數“input bus type”設為“signed fractional”參數“input number of bits.”設為“4”參數“input .number of bits”設為“25”參數“output bus type”設為“signed fractional”參數“output number

19、 of bits.”設為“2”參數“output .number of bits”設為“15”feedbackadder、feedbackadder2模塊：(parallel adder subtractor)庫：altera dsp builder中arithmetic庫參數“number of inputs”設為“2”參數“add(+)sub(-)”設為“+-”feedbackadder1、feedbackadder3模塊：(parallel adder subtractor)庫：altera dsp builder中arithmetic庫參數“number of inputs”設為“2”

20、參數“add(+)sub(-)”設為“+”feedforwardadder、feedforwardadder1模塊：(parallel adder subtractor)庫：altera dsp builder中arithmetic庫參數“number of inputs”設為“3”參數“add(+)sub(-)”設為“+”delay、delay1、delay2、delay3模塊：(delay)庫：altera dsp builder中storage庫參數“depth”設為“1”參數“clock phase selection”設為“1” g、a11、a12、a21、a21、b10、b11、b

21、12、b20、b21、b22模塊：(gain)庫：altera dsp builder中arithemtic庫參數“map gain value to bus type”設為“signed fraction”參數“gain value number of bits.”設為“2”參數“.gain value number of bits”設為“10”參數“number of pipeline levels”設為“0”5.2 iir濾波器系數的計算假設4階iir濾波器的設計指標如下： 采樣頻率fs為50mhz； 濾波器類型為高通(highpass)； 濾波器fc為5mhz； 濾波器設計類型為but

22、terworth。打開matlab中的fdatool進行濾波器系數計算，見下圖。圖12 計算iir濾波器系數設置階數為4，輸入相關參數指標，點擊“design filter”按鈕完成iir濾波器設計，接著打開相關分析。圖13顯示的是iir濾波器的相頻特性，圖14顯示了iir濾波器的階躍響應。圖13 iir濾波器的相頻特性圖14 濾波器的階躍響應5.3 設置系數 選擇fdatool的“file”菜單中的“export”，導出iir濾波器系數。對于級聯型iir濾波器，導出的系數分成兩個部分：sos矩陣和g增益，其中對于多個級聯的iir濾波器，sos矩陣為一個二維矩陣。 在此先把sos矩陣和g導出到

23、matlab的工作區(qū)(workspace)，設置上面級聯型iir濾波器中的各個增益模塊的“gain value(增益值)”。g模塊的“gain value”是g；b10模塊為sos(1,1)，b11模塊為sos(1,2)，b12模塊為sos(1,3)；a11模塊為sos(1,5)，a12模塊為sos(1,6)；b20模塊為sos(2,1)，b21模塊為sos(2,2)，b22模塊為sos(2,3)；a21模塊為sos(2,5)，a22模塊為sos(2,6)。設置完增益值后更新一下模型，iir濾波器模型的系數就全部設置完成了。5.4 simulink仿真 設置simulink仿真參數“stop

24、time(停止時間)”為1e-6，類型為“fixed-step”。模型中的simulink仿真模塊的參數設置如下：step模塊：(step)庫：simulink中sources庫參數“step time”設為“1e-7”參數“initial value”設為“0”參數“final value”設為“1”參數“sample time”設為“2e-8”“interpret vector parameters as 1-d”設為“”scope模塊：(scope)庫：simulink中sinks庫參數“number of axes”為“2”啟動仿真。由于step模塊生成了一個階躍函數，故仿真結果為ii

25、r濾波器的階躍響應，見圖15。圖15 仿真 iir濾波器的階躍響應5.5 由simulink模型轉成vhdl文件由simulink模型轉成vhdl打開singalcompiler，選定對應器件，把模型轉成vhdl文件，并在signalcompiler中選擇quartusii進行綜合。5.6 適配下載在quartusii中打開signalcompiler建立的quartus項目文件，選擇具體器件，鎖定管腳，完成適配后下載至fpga開發(fā)板中。在fpga開發(fā)板上加入高頻信號源，驗證iir濾波器的高通濾波效果。6 總結及展望經過一個學期的努力，建立了一個iir數字濾波器模型，得到了初步的分析結果，在畢

26、業(yè)設計中，通過接閱圖書館的書籍，利用網絡查找并學習了很多與dsp builder有關的軟件, iir數字濾波器相關的資料、論文和期刊，在一定程度上了解并掌握了iir數字濾波器的基礎知識，對iir數字濾波器、相關技術以及產業(yè)發(fā)展方向有了一定的了解；通過計算機的操作，對軟件dsp builder有了一定的了解,.在整個畢業(yè)設計中也發(fā)現了許多的不足和缺點。特別是對dsp builder軟件的使用上,發(fā)現比原來的困難要大的多,很多東西都很難找到現成的答案,很多都要靠自己的摸索,個中辛苦自己是最了解的了?；赿sp技術的iir數字濾波器設計，是一個涉及面比較廣的的課題，不僅僅需要掌握iir數字濾波器和d

27、sp builder操作的知識，更需要將這些知識結合起來，綜合分析運用。同過對dsp builder的學習和建立iir數字濾波器模型的過程，發(fā)現實踐是非常重要的，往往看了覺的會了在實際應用中還是會發(fā)現各種各樣的問題，經驗是在不斷地實際操作中慢慢積累起來的，在實驗中勇于探究和積累，才能使設計趨近完美。通過這次畢業(yè)設計，將大學四年所學的理論知識和實踐應用結合起來，對自己所學的知識有了更為理性的認識，并進一步了解到自身知識水平的局限，從而促使自己更加努力地汲取知識并加以消化。自己的自學與鉆研能力有所加強，并充分地體會到了理論和實踐之間的差距，理論結合實際的重要性，可謂受益匪淺。參 考 文 獻1.程佩

28、青.數字信號處理教程【m】，清華大學出版社1999年2.胡廣書.數字信號處理理論、算法與實現【m】，清華大學出版社，20023.潘松，黃繼業(yè)，王國棟.現代dsp技術【m】，西安電子科技大學出版，20044.terrell t j, an introduction to digital filters【m】,new york: wiley,19805.齊海兵，平冠軍，陶文超.無限沖擊響應濾波器的設計與實現【j】，微機算計信息2006 ，22 （102）：8485。6.倪向東.基于fpga的四階iir數字濾波器【j】，電子技術應用，2003，12：66697.張曉光，徐釗.iir數字濾波器的優(yōu)化設

29、計和dsp實現【j】，電子工程師，2006，32（3）：37398.王冬，王華.基于matlab的iir數字濾波器的設計技術【j】，應用能源技術，2006，3：47509.閆健，宋立新.改進的直接型iir數字濾波器的dsp實現【j】，哈爾濱理工大學學報，2006，11（4）：6062。10.price m,waters m,sandler m, synthesis and performance of a new class of lmplementation for high-order recursive digital filter【j】。iee procvis. image signa

30、l process ,1998,145(2):817。11.hatamian m, parhi k a. 85mhz fourth-order programmable iir digital filter chip【j】.ieee journal of solid-state circuits,1992,27(2):175-183.realization of iir numerical filter based on modern dsp technologyabstract：bacuse of modern dsp technology advantage, this design bu

31、ild iir numerical filter based on the platform of pld component chosed. this paper introduced a kind of iir numerical filter designed based on the dsp builder software and using cyclone1c12 programmable logic chip produced by altera company as control core.key words：iir filter;fpga;dsp builder附錄：源程序

32、：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all;library dspbuilder;use dspbuilder.dspbuilderblock.all;library lpm;use lpm.lpm_components.all;entity singt is port(clock:in std_logic;sclrp :in std_logic:=0;inputa:in std_logic;outputb:out std_logic_vector(9 downto 0) );end singt

33、;architecture adspbuilder of singt issignalsaoutputbo:std_logic_vector(9 downto 0);signal sclr :std_logic:=0;signala0w:std_logic;signala1w:std_logic_vector(10 downto 0);signala2w:std_logic_vector(11 downto 0);signala3w:std_logic_vector(10 downto 0);signala4w:std_logic_vector(8 downto 0);beginassert (10) report altversion severity note;outputb=saoutputbo;- global reset circuitry for the input global reset sclrpsclr=sclrp;- inpu