CPLDFPGA原理及應(yīng)用上級(jí)試驗(yàn)報(bào)告一

1、CPLD/FPGA原理及應(yīng)用課程上機(jī)實(shí)驗(yàn)報(bào)告（一）實(shí)驗(yàn)名稱Quartus II 軟件的使用方法實(shí)驗(yàn)時(shí)間2013 03 20實(shí)驗(yàn)地點(diǎn)101實(shí)驗(yàn)人姓名陳凱文合作者無(wú)學(xué)號(hào)20101185066實(shí)驗(yàn)小組第組實(shí)驗(yàn)性質(zhì) 驗(yàn)證性設(shè)計(jì)性綜合性 應(yīng)用性實(shí)驗(yàn)成績(jī)：評(píng)閱教師簽名：一、 實(shí)驗(yàn)內(nèi)容一、實(shí)驗(yàn)?zāi)康?）安裝 Quartus軟件。2）熟悉軟件編程環(huán)境，熟練使用 Quartus軟件的各項(xiàng)功能。3）驗(yàn)證半加器與全加器二、實(shí)驗(yàn)內(nèi)容1）學(xué)習(xí)教材第三章中具體步驟及過(guò)程參考，完成相應(yīng)內(nèi)容。2）輸入一個(gè)簡(jiǎn)單的半加器原理圖對(duì)其進(jìn)行調(diào)試。3）將編譯通過(guò)的文件進(jìn)行仿真，觀察仿真結(jié)果。4）將半加器生成元，畫出全加器原理圖再次仿真。

2、三、具體步驟及過(guò)程參考1）半加器原理圖如下表達(dá)式 cout=a*b ， sout=a 異或 b 真值表如下：ABCoutSout0000010110011110仿真波形如圖：2 / 5分配管腳如下：（選用 EP2s35F67218 ）仿真結(jié)果如圖：（有接近 6ns 延遲）將半加器生成元件后調(diào)用畫出全加器原理圖：全加器真值表：輸入輸出ABCinSoutCout0000000110010100 11011 00101 01011 10011 1111分配管腳如下：輸入波形如下：二實(shí)驗(yàn)要求學(xué)習(xí)教材第三章中具體步驟及過(guò)程參考， 完成相應(yīng)內(nèi)容； 輸入一個(gè) 簡(jiǎn)單的半加器原理圖， 對(duì)原理圖進(jìn)行編譯調(diào)試； 將

3、編譯通過(guò)的文件 進(jìn)行仿真，觀察仿真結(jié)果。再畫出全加器原理圖進(jìn)行仿真。三. 實(shí)驗(yàn)總結(jié)：通過(guò)本次實(shí)驗(yàn)對(duì) Qua rtus的安裝和使用有了初步了解， 學(xué)會(huì)了一些基本 操作，可以畫出簡(jiǎn)單的電路圖。但沒找到 max-plus2 軟件，只是在 QuartusII 找到了同名的庫(kù)，在其中選擇元件做了實(shí)驗(yàn)。實(shí)驗(yàn)室沒網(wǎng)無(wú)法查找相關(guān)資料， 在自己摸索的過(guò)程中，感覺 QuartusII 是一個(gè)關(guān)于電路的仿真軟件，和大多數(shù) 仿真軟件一樣有復(fù)雜的構(gòu)建及庫(kù)。對(duì)于初次接觸的人來(lái)說(shuō)元件并不好查找， 回來(lái)后在網(wǎng)上查找了 QuartusII 的使用手冊(cè)和相關(guān)資料，其使用還需要大量的 學(xué)習(xí)和長(zhǎng)時(shí)間的熟練?？傮w感覺本次實(shí)驗(yàn)受益頗多，該軟件和單片機(jī)的仿真 軟件有很大的相似度，使用起來(lái)也并不是很困難，運(yùn)行、調(diào)試、停止按鈕也 很顯眼，讓仿真過(guò)程