精校版廣工eda課程設(shè)計七人表決器

1、課程設(shè)計課程名稱硬件描述語言與EDA技術(shù)課程設(shè)計題目名稱學(xué)生學(xué)院專業(yè)班級學(xué) 號學(xué)生姓名指導(dǎo)教師2017年6月10日目錄一、設(shè)計目的1二、設(shè)計內(nèi)容1三、設(shè)計思路1四、Verilog源程序1五、管腳分配3六、 總結(jié)設(shè)計與體會3七、參考文獻(xiàn)4七人表決器設(shè)計、設(shè)計目的1.熟悉Quartus II軟件的使用。2.熟悉七人表決器的工作原理3.熟悉EDA開發(fā)的基本流程。二、設(shè)計內(nèi)容基礎(chǔ)功能：設(shè)計一個七人表決器，當(dāng)贊成人數(shù)大于等于四時顯示表決通過，同時分 別將投票中贊成人數(shù)和反對人數(shù)在數(shù)碼管顯示出來。新加：清零鍵和通過時蜂鳴器響。三、設(shè)計思路（1）使用一個模塊完成所有功能。（2）用alawys語句檢測贊同和反

2、對人數(shù)信號（A和B）,再用兩個獨立共陰極數(shù)碼 管顯示人數(shù)0到7。（3）用if語句判斷總?cè)藬?shù)是否超出7人（s）（4）用另一個elk實現(xiàn)蜂鳴器，因為原來的elk信號頻率過低。四、Verilog源程序module biaojue(clk_l/clk_2,yes/noclearbuz乙ABjesult); input clk_bclk_2,yes,no,clear;reg 4:0 sl,s2,s;output reg 7:0 A,B;output reg result,buzz;always (posedge clk_l) begins=sl+s2;訐(clear) begin sl=0; s2=0;

3、 result=0; endelse 訐(s4b0111) begin sl=0; s2=0; result=0; endelse if (yes) sl=sl+l;else if (no) s2=s2+l;else 訐(sl=4b0100) begin result=l; end else begin sl=sl; s2=s2; result=result; end endalways (clk_2)begin 訐(result) buzz=clk_2;endalways (sl) begincase(sl)4,b0000:A=8,h3f; 4b0001:A=8h06; 4b0010:A=8

4、h5b;4,b0011:A=8,h4f; 4b0100:A=8h66;4b0101:A=8h6d;4,b0110:A=8lh7d;4,b0111:A=8,h07; default:A=8h00;endcaseendalways (s2) begincase(s2)4b0000:B 二 8h3f;4,b0001:B=8,h06;4,b0010:B=8,h5b;4,b0011:B=8,h4f;4,b0100:B=8,h66;4,b0101:B=8,h6d;4,b0110:B=8,h7d;4,b0111:B=8,h07;default:B=8h00; endcaseendendmodule五、管腳分

5、配Node NameDirectionLocationI/O BankVREF Group yesUn knownPIN_的3B3.N0 noUn knownPIN63B3.N0 resultUn knownPIN_654令 dearUn knownPIN.503B3.N0 B7Un knownPIN_21B1_.NO B6Un knownPIN_101BlNOB5UnknownPIN_41B1_NOO B4UnknownPIN.ll1B1_NO令 B3UnknownPIN_71B1.N0 B2UnknownPIN.31B1.N0 BlUnknownPIN1B1.N0 B0UnknownPIN

6、_1448BS_N0需 A 7Unknow nPIN_1365BS_N0 A6UnknownPIN_1428B8_N0 A 5Un knownPIN_1388B8_N0 AHUn knownPIN_1438B8_N0 A 3Un knownPIN.1418B8.N0 A 2Un knownPIN_1378B8_N0 AlUn knownPIN_1358B8_N0 A0Un knownPIN_1338B8_N0令 buzzUn knownPIN.523B3.N0 dk_lUn knownPIN_805B5_N0 dk_2Un knownPIN 795B5_N0newnodeNode NameDi

7、rectionLocationI/O BankVREF GroupV yesUn knownPIN_443B3.N0潑noUn knownPIN63B3.N0令 resultUn knownPIN_654BN0竊 dearUn knownPIN_503B3.N0 B7UnknownPIN_21B1_.NO毎 B6Un knownPIN_101B1.N0 B5UnknownPIN_41Bl_N0 B4UnknownPIN_111Bl_N0 B3UnknownPIN.71B1.N0 B2UnknownPIN1B1.N0綸 BlUnknownPIN1 B0Unknow nPIN_1448BS_N0綸

8、 A 7Unknow nPIN_i368BS_N0 A6Unknow nPIN_142SBS_N0 aUn knownPIN_1388B8_N0 AHUn knownPIN_1438B8_N0裔 A 3Un knownPIN_PH8B8_N0 A 2Un knownPIN_1378B8_N0 AlUn knownPIN_1358B8_N0令 A0Un knownPIN_1338B8_N00 buzzUn knownPIN_523B3.N0 dk_lUn knownPIN_805B5_N0 dk_2Un knownPIN.795B5.N0newnode六、總結(jié)設(shè)計與體會七、參考文獻(xiàn)（1）自編指導(dǎo)書；（2）Verilog與EDA相關(guān)教程：a）王金明等編著，EDA技術(shù)與Verilog HDL設(shè)計，電子工業(yè)出版社，2013年；b）艾明晶編著，EDA技術(shù)實驗教程，清華大學(xué)岀版社，2014年;c）潘松等編著，EDA技術(shù)與Verilog HDL ,清華大學(xué)出版社，2013年；d）張春晶等編著，現(xiàn)代數(shù)字電子技術(shù)及Verilog設(shè)計，清華大學(xué)出版社， 2014 年；e）劉靳等編著,Verilog程序設(shè)計與EDA，