第2章PLD器件

1、 n可編程邏輯器件可編程邏輯器件PLD（programmable logic device) ：PLD是做為一種通用集成電路生產(chǎn)的， 他的邏輯功能按照用戶對器件編程來搞定。一 般的PLD的集成度很高，足以滿足設(shè)計(jì)一般的 數(shù)字系統(tǒng)的需要。這樣就可以由設(shè)計(jì)人員自行 編程而把一個數(shù)字系統(tǒng)“集成”在一片PLD上， 而不必去請芯片制造廠商設(shè)計(jì)和制作專用的集 成電路芯片了。 PLD的發(fā)展歷程的發(fā)展歷程 20世紀(jì)世紀(jì)70 年代年代的的 PROM和和 PLA器件器件 AMD公公 司推出司推出 PAL器件器件 20世紀(jì)世紀(jì)80 代美國代美國 Lattice公公 司司GAL器器 件件 FPGA器器 件件 EPLD

2、器器 件件 CPLD器器 件件 內(nèi)嵌復(fù)雜內(nèi)嵌復(fù)雜 功能模塊功能模塊 的的SoPC 1985年，美國年，美國Xilinx公司推出了現(xiàn)場可編程公司推出了現(xiàn)場可編程 門陣列（門陣列（FPGA，F(xiàn)ield Programmable Gate Array） CPLD（Complex Programmable Logic Device），即復(fù)雜可編程邏輯器件，是從），即復(fù)雜可編程邏輯器件，是從 EPLD改進(jìn)而來的。改進(jìn)而來的。 PLDPLD的集成度分類的集成度分類 可編程邏輯器件（PLD） 簡單 PLD 復(fù)雜 PLD PROM PAL PLA GAL CPLD FPGA 一般將一般將GAL22V10（50

3、0門門750門門 ）作為簡單）作為簡單PLD和高密和高密 度度PLD的分水嶺的分水嶺 PLD器件按照可以編程的次數(shù)可以分為兩類：器件按照可以編程的次數(shù)可以分為兩類： (1) 一次性編程器件（一次性編程器件（OTP，One Time Programmable） (2) 可多次編程器件可多次編程器件 OTP類器件的特點(diǎn)是：只允許對器件編程一次，不能修改，類器件的特點(diǎn)是：只允許對器件編程一次，不能修改， 而可多次編程器件則允許對器件多次編程，適合于在科研開而可多次編程器件則允許對器件多次編程，適合于在科研開 發(fā)中使用。發(fā)中使用。 按編程特點(diǎn)分類按編程特點(diǎn)分類 (1)熔絲（熔絲（Fuse） (2)反熔

4、絲（反熔絲（Antifuse）編程元件）編程元件 (3)紫外線擦除、電可編程，如紫外線擦除、電可編程，如EPROM。 (4)電擦除、電可編程方式，電擦除、電可編程方式，(EEPROM、快閃存儲器（、快閃存儲器（Flash Memory），如多數(shù)），如多數(shù)CPLD (5)靜態(tài)存儲器（靜態(tài)存儲器（SRAM）結(jié)構(gòu)，如多數(shù)）結(jié)構(gòu)，如多數(shù)FPGA 按編程元件和編程工藝劃分按編程元件和編程工藝劃分 （1）基于乘積項(xiàng)（）基于乘積項(xiàng)（Product-Term）結(jié)構(gòu)）結(jié)構(gòu) 的的PLD器件。器件。 （2）基于查找表（）基于查找表（Look Up Table， LUT）結(jié)構(gòu)的）結(jié)構(gòu)的PLD器件。器件。 按結(jié)構(gòu)特點(diǎn)分

5、類按結(jié)構(gòu)特點(diǎn)分類 輸入 緩沖 電路 與 陣 列 或 陣 列 輸出 緩沖 電路 輸 入 輸 出 PLD器件的原理結(jié)構(gòu)圖器件的原理結(jié)構(gòu)圖 缺點(diǎn)：器件規(guī)模不容易做的很大。缺點(diǎn)：器件規(guī)模不容易做的很大。 目前絕大多數(shù)的目前絕大多數(shù)的FPGA采用查找表結(jié)構(gòu)采用查找表結(jié)構(gòu) 。 數(shù)字電路符號表示數(shù)字電路符號表示 常用邏輯門符號與現(xiàn)有國標(biāo)符號的對照常用邏輯門符號與現(xiàn)有國標(biāo)符號的對照 PLD電路符號表示電路符號表示 與門、或門的表示與門、或門的表示 nPLD連接表示法 簡單 PLD PROM PAL PLA GAL PROM 與陣列 （不可 編程） 或陣列 （可編程） 0 A 1 A 1n A 0 W 1 W

6、1p W 0 F 1 F 1m F n p2 PROM的邏輯陣列結(jié)構(gòu)的邏輯陣列結(jié)構(gòu) PROM PROM表達(dá)的表達(dá)的PLD陣列圖陣列圖 與陣列（固定） 或陣列 （可編程） 0 A 1 A 1 A 1A0 A 0A 1 F 0 F PROM中包含一個固中包含一個固 定的與陣列與一個可定的與陣列與一個可 編程的或陣列編程的或陣列 PROM 用用PROM完成半加器邏輯陣列完成半加器邏輯陣列 011 10100 AAF AAAAF 與陣列（固定） 或陣列 （可編程） 0 A 1 A 1 A 1A0 A 0A 1 F 0 F PLA PLA邏輯陣列示意圖邏輯陣列示意圖 與陣列（可編程） 或陣列 （可編程）

7、 0 A 1 A 1 A 1A0 A 0A 1 F 0 F PLA在結(jié)構(gòu)上由可編在結(jié)構(gòu)上由可編 程的與陣列與一個可程的與陣列與一個可 編程的或陣列構(gòu)成。編程的或陣列構(gòu)成。 圖中圖中PLA只包含只包含4個乘個乘 積項(xiàng)。積項(xiàng)。 優(yōu)點(diǎn)：優(yōu)點(diǎn)：芯片利用率高、芯片利用率高、 節(jié)省芯片面積；節(jié)省芯片面積； 缺點(diǎn)：缺點(diǎn)：對開發(fā)軟件要對開發(fā)軟件要 求高、優(yōu)化算法復(fù)雜、求高、優(yōu)化算法復(fù)雜、 運(yùn)行速度低。運(yùn)行速度低。 PLA與與 PROM的比較的比較 0 A 1 A 1 F 0 F 2 A 2 F 0 A 1 A 1 F 0 F 2 A 2 F PAL PAL結(jié)構(gòu)結(jié)構(gòu) PAL的常用表示的常用表示 0 A 1 A

8、1 F 0 F 0 A 1 A 1 F 0 F PAL的與陣列是可編程，或陣列是固的與陣列是可編程，或陣列是固 定的。定的。 優(yōu)點(diǎn)：優(yōu)點(diǎn)：送到或門的乘積項(xiàng)是固定的大送到或門的乘積項(xiàng)是固定的大 大簡化了設(shè)計(jì)算法；大簡化了設(shè)計(jì)算法； PAL PAL22V10部分結(jié)構(gòu)圖部分結(jié)構(gòu)圖 GAL GAL22V10的結(jié)構(gòu)（局部）的結(jié)構(gòu)（局部） GAL器件在與或陣列上沿用了器件在與或陣列上沿用了PAL的的 與陣列是可編程，或陣列是固定的。與陣列是可編程，或陣列是固定的。 但在輸出結(jié)果上做了較大改進(jìn)，設(shè)計(jì)但在輸出結(jié)果上做了較大改進(jìn)，設(shè)計(jì) 了獨(dú)特的輸出邏輯宏單元（了獨(dú)特的輸出邏輯宏單元（OLMC） GAL22V10

9、的的OLMC結(jié)構(gòu)結(jié)構(gòu) CPLD器件是在器件是在PAL、GAL基礎(chǔ)上發(fā)展起來的，基礎(chǔ)上發(fā)展起來的， 的，它由的，它由可編程邏輯宏單元可編程邏輯宏單元、可編程可編程I/O單單 元元，和，和可編程內(nèi)部連線可編程內(nèi)部連線3大部分組成。大部分組成。 每個宏單元由類似每個宏單元由類似PAL的電路塊構(gòu)成。的電路塊構(gòu)成。 每個宏模塊通過芯片內(nèi)部的連線資源互連，并每個宏模塊通過芯片內(nèi)部的連線資源互連，并 連接到連接到I/O塊。塊。 CPLD器件的結(jié)構(gòu)器件的結(jié)構(gòu) 可編程邏可編程邏 輯宏單元輯宏單元 可編程可編程 I/O單單 元元 可編程連可編程連 線陣列線陣列 （1）可編程邏輯宏單元）可編程邏輯宏單元 可編程邏輯

10、宏單元是器件的邏輯組成核心，宏單元可編程邏輯宏單元是器件的邏輯組成核心，宏單元 內(nèi)部主要包括與陣列和或陣列、可編程觸發(fā)器和多內(nèi)部主要包括與陣列和或陣列、可編程觸發(fā)器和多 路選擇器等電路，能獨(dú)立地配置為時序邏輯或組合路選擇器等電路，能獨(dú)立地配置為時序邏輯或組合 邏輯工作方式。邏輯工作方式。 2.5.1宏單元結(jié)構(gòu)宏單元結(jié)構(gòu) 多觸發(fā)器結(jié)構(gòu)和多觸發(fā)器結(jié)構(gòu)和“隱埋隱埋”觸發(fā)器結(jié)構(gòu)觸發(fā)器結(jié)構(gòu)。GAL器件每個器件每個 輸出宏單元只有一個觸發(fā)器，而輸出宏單元只有一個觸發(fā)器，而CPLD的宏單元內(nèi)通常的宏單元內(nèi)通常 含兩個或兩個以上的觸發(fā)器，其中一個觸發(fā)器與輸出端含兩個或兩個以上的觸發(fā)器，其中一個觸發(fā)器與輸出端

11、相連，其余觸發(fā)器的輸出不與輸出端相連，但可以通過相連，其余觸發(fā)器的輸出不與輸出端相連，但可以通過 相應(yīng)的緩沖電路反饋到與陣列，從而與其他觸發(fā)器一起相應(yīng)的緩沖電路反饋到與陣列，從而與其他觸發(fā)器一起 構(gòu)成較復(fù)雜的時序電路。構(gòu)成較復(fù)雜的時序電路。 CPLD的邏輯宏單元特點(diǎn)：的邏輯宏單元特點(diǎn)： CPLD的邏輯宏單元特點(diǎn)：的邏輯宏單元特點(diǎn)： 乘積項(xiàng)共享結(jié)構(gòu)。乘積項(xiàng)共享結(jié)構(gòu)。在在PAL和和GAL的與或陣列中，每個或的與或陣列中，每個或 門的輸入乘積項(xiàng)最多為門的輸入乘積項(xiàng)最多為8個，當(dāng)要實(shí)現(xiàn)多于個，當(dāng)要實(shí)現(xiàn)多于8個乘積項(xiàng)的個乘積項(xiàng)的 “與與-或或”邏輯函數(shù)時，必須將邏輯函數(shù)時，必須將“與與-或或”函數(shù)表達(dá)式

12、進(jìn)行函數(shù)表達(dá)式進(jìn)行 邏輯變換。在邏輯變換。在CPLD宏單元中，如果輸出表達(dá)式的與項(xiàng)較宏單元中，如果輸出表達(dá)式的與項(xiàng)較 多，對應(yīng)的或門輸出端不夠用時，可以借助可編程開關(guān)將多，對應(yīng)的或門輸出端不夠用時，可以借助可編程開關(guān)將 同一單元（或其他單元）中的其他或門與之聯(lián)合起來使用，同一單元（或其他單元）中的其他或門與之聯(lián)合起來使用， 或者在每個宏單元中提供未使用的乘積項(xiàng)供其他宏單元使或者在每個宏單元中提供未使用的乘積項(xiàng)供其他宏單元使 用和共享，從而提高了資源利用率，實(shí)現(xiàn)快速復(fù)雜的邏輯用和共享，從而提高了資源利用率，實(shí)現(xiàn)快速復(fù)雜的邏輯 函數(shù)。函數(shù)。 CPLD的邏輯宏單元特點(diǎn)：的邏輯宏單元特點(diǎn)： 異步時鐘和

13、時鐘選擇。異步時鐘和時鐘選擇。CPLD器件與器件與PAL、GAL相比，相比， 其觸發(fā)器的時鐘即可以同步工作又可以異步工作，有些其觸發(fā)器的時鐘即可以同步工作又可以異步工作，有些 器件中觸發(fā)器的時鐘還可以通過數(shù)據(jù)選擇器或時鐘網(wǎng)絡(luò)器件中觸發(fā)器的時鐘還可以通過數(shù)據(jù)選擇器或時鐘網(wǎng)絡(luò) 進(jìn)行選擇。此外，邏輯宏單元內(nèi)觸發(fā)器的異步清零和異進(jìn)行選擇。此外，邏輯宏單元內(nèi)觸發(fā)器的異步清零和異 步置位也可以用乘積項(xiàng)進(jìn)行控制，因而使用起來更加靈步置位也可以用乘積項(xiàng)進(jìn)行控制，因而使用起來更加靈 活活。 （2）可編程）可編程I/O單元單元 輸入輸入/輸出單元，簡稱輸出單元，簡稱I/O單元（或單元（或IOC），它是芯），它是芯

14、 片內(nèi)部信號到片內(nèi)部信號到I/O引腳的接口部分。由于陣列型引腳的接口部分。由于陣列型 HDPLD通常只有幾個專用輸入端，大部分端口均通常只有幾個專用輸入端，大部分端口均 為為I/O端，而且系統(tǒng)的輸入信號常常需要鎖存，因此，端，而且系統(tǒng)的輸入信號常常需要鎖存，因此， I/O常作為一個獨(dú)立單元來處理。常作為一個獨(dú)立單元來處理。 負(fù)責(zé)輸入負(fù)責(zé)輸入/輸出電器特性控制，比如可以設(shè)定集電極輸出電器特性控制，比如可以設(shè)定集電極 開路輸出、擺率控制、三態(tài)輸出等。開路輸出、擺率控制、三態(tài)輸出等。 （3）可編程連線陣列）可編程連線陣列（Programmable Interconnet Array，PIA） CPL

15、D器件提供豐富的內(nèi)部可編程連線資源。可編程內(nèi)部連器件提供豐富的內(nèi)部可編程連線資源?？删幊虄?nèi)部連 線的作用是給各邏輯宏單元之間及邏輯宏單元與線的作用是給各邏輯宏單元之間及邏輯宏單元與I/O單元之單元之 間提供互連網(wǎng)絡(luò)。各邏輯宏單元通過可編程內(nèi)部連線接收來間提供互連網(wǎng)絡(luò)。各邏輯宏單元通過可編程內(nèi)部連線接收來 自專用輸入端或通用輸入端的信號，并將宏單元的信號反饋?zhàn)詫Ｓ幂斎攵嘶蛲ㄓ幂斎攵说男盘?，并將宏單元的信號反?到其需要到達(dá)的目的地。這種互連機(jī)制有很大的靈活性，它到其需要到達(dá)的目的地。這種互連機(jī)制有很大的靈活性，它 允許在不影響引腳分配的情況下改變內(nèi)部的設(shè)計(jì)。允許在不影響引腳分配的情況下改變內(nèi)部的

16、設(shè)計(jì)。 MAX 7000S器件的內(nèi)部結(jié)構(gòu)器件的內(nèi)部結(jié)構(gòu) 宏單元，用來實(shí)現(xiàn)宏單元，用來實(shí)現(xiàn) 基本邏輯功能?；具壿嫻δ?。 可編程連線負(fù)責(zé)信號傳可編程連線負(fù)責(zé)信號傳 遞，連接所有宏單元。遞，連接所有宏單元。 負(fù)責(zé)輸入負(fù)責(zé)輸入/輸出電氣特性輸出電氣特性 控制，例如設(shè)定集電極控制，例如設(shè)定集電極 開路輸出、三態(tài)輸出等開路輸出、三態(tài)輸出等 MAX 7000S器件的宏單元結(jié)構(gòu)器件的宏單元結(jié)構(gòu) 乘積項(xiàng)陣列，乘積項(xiàng)陣列， 與陣列與陣列 或陣列，與乘積項(xiàng)陣或陣列，與乘積項(xiàng)陣 列構(gòu)成組合邏輯。列構(gòu)成組合邏輯。 可編程觸發(fā)器，根據(jù)需要觸發(fā)器可以分別配置可編程觸發(fā)器，根據(jù)需要觸發(fā)器可以分別配置 為具有可編程時鐘控制的

17、為具有可編程時鐘控制的D、JK或或SR觸發(fā)器工觸發(fā)器工 作方式，它的時鐘、清零輸入都可以通過編程作方式，它的時鐘、清零輸入都可以通過編程 選擇，可以使用專用的全局清零和全局時鐘，選擇，可以使用專用的全局清零和全局時鐘， 也可使用內(nèi)部邏輯產(chǎn)生時鐘和清零。也可使用內(nèi)部邏輯產(chǎn)生時鐘和清零。 如果不需要觸發(fā)，也可將觸發(fā)器盤路，信號直如果不需要觸發(fā)，也可將觸發(fā)器盤路，信號直 接輸給接輸給PIA或輸出到或輸出到I/O引腳。引腳。 對于簡單的邏輯函數(shù)，只需要一個宏單元即可完成，對于簡單的邏輯函數(shù)，只需要一個宏單元即可完成， 但對于復(fù)雜電路，一個宏單元是不能實(shí)現(xiàn)的，這時就需但對于復(fù)雜電路，一個宏單元是不能實(shí)現(xiàn)

18、的，這時就需 要通過要通過并聯(lián)擴(kuò)展項(xiàng)并聯(lián)擴(kuò)展項(xiàng)和和共享擴(kuò)展項(xiàng)共享擴(kuò)展項(xiàng)將將多個宏單元相連多個宏單元相連，宏，宏 單元的輸出也可以連接到可編程連線陣列，作為另一個單元的輸出也可以連接到可編程連線陣列，作為另一個 宏單元的輸入，這樣宏單元的輸入，這樣CPLD就可以實(shí)現(xiàn)更為復(fù)雜的邏輯就可以實(shí)現(xiàn)更為復(fù)雜的邏輯 關(guān)系。關(guān)系。 由于CPLD是由與或陣列構(gòu)成的，器件規(guī)模不容易做的 很大，后來人們構(gòu)造出另一種可編程的邏輯結(jié)構(gòu)，即 查找表結(jié)構(gòu)，大部分FPGA采用查找表結(jié)構(gòu)。 查找表原理類似于查找表原理類似于ROM，其物理結(jié)構(gòu)是靜態(tài)存儲器，其物理結(jié)構(gòu)是靜態(tài)存儲器 （SRAM），），N個輸入項(xiàng)的邏輯函數(shù)可以由一個個

19、輸入項(xiàng)的邏輯函數(shù)可以由一個2N位位容量的容量的 SRAM來實(shí)現(xiàn)，函數(shù)值存放在來實(shí)現(xiàn)，函數(shù)值存放在SRAM中，中，SRAM的地址線起輸?shù)牡刂肪€起輸 入作用，入作用，SRAM的輸出為邏輯函數(shù)值，由連線開關(guān)實(shí)現(xiàn)與其他的輸出為邏輯函數(shù)值，由連線開關(guān)實(shí)現(xiàn)與其他 功能塊的連接。功能塊的連接。 4輸入輸入LUT及內(nèi)部結(jié)構(gòu)圖及內(nèi)部結(jié)構(gòu)圖 基于查找表結(jié)構(gòu)的特點(diǎn)基于查找表結(jié)構(gòu)的特點(diǎn)： （1）一個）一個N輸入查找表可以實(shí)現(xiàn)輸入查找表可以實(shí)現(xiàn)N個輸入變量的任何邏個輸入變量的任何邏 輯功能。輯功能。 （3）器件的）器件的LUT的輸入變量一般是的輸入變量一般是4個或個或5個，所以存儲個，所以存儲 單元的個數(shù)一般是單元的個

20、數(shù)一般是16個或個或32個。輸入變量多于個。輸入變量多于4個或個或5個個 的邏輯函數(shù)，可以用多個的邏輯函數(shù)，可以用多個查找表級聯(lián)查找表級聯(lián)來實(shí)現(xiàn)。來實(shí)現(xiàn)。 （2）一個）一個N輸入查找表需要對應(yīng)輸入查找表需要對應(yīng)2Nbits的的SRAM存儲單存儲單 元。元。 FPGA邏輯塊中，除了有邏輯塊中，除了有LUT外，一般還包含觸發(fā)外，一般還包含觸發(fā) 器等電路。器等電路。 作用：將作用：將LUT輸出值保存，用以實(shí)現(xiàn)時序邏輯電路。輸出值保存，用以實(shí)現(xiàn)時序邏輯電路。 也可將觸發(fā)器旁路，實(shí)現(xiàn)組合邏輯功能。也可將觸發(fā)器旁路，實(shí)現(xiàn)組合邏輯功能。 FPGA器件的內(nèi)部結(jié)構(gòu)示意圖器件的內(nèi)部結(jié)構(gòu)示意圖 LUT加上 觸發(fā)器結(jié)

21、 構(gòu) Xilinx的的FPGA器件器件XC4000，屬于中等規(guī)模，屬于中等規(guī)模FPGA器件，器件， XC4000的基本邏輯塊為可配置邏輯塊（的基本邏輯塊為可配置邏輯塊（Configurable Logic Block，CLB） 可配置邏輯塊（可配置邏輯塊（CLB） 輸入輸入/輸出模塊（輸出模塊（I/O Block，IOB） 布線通道（布線通道（Routing Channels） XC4000器件的器件的CLB結(jié)構(gòu)結(jié)構(gòu) D觸發(fā)器，具有異步置位 和復(fù)位端，有公共的時 鐘輸入端。主要用來實(shí) 現(xiàn)寄存器邏輯。 數(shù)據(jù)選擇器可以被編程，用來選 擇觸發(fā)器的輸入信號、時鐘有效 邊沿和輸出信號等。 1.可配置邏輯

22、塊（可配置邏輯塊（CLB） 單長線單長線:CLB的輸入端和輸出端的輸入端和輸出端 與相鄰單長線相連。與相鄰單長線相連。 雙長線：將兩個不相鄰的雙長線：將兩個不相鄰的CLB 連接起來。連接起來。 2.布線通道布線通道 布線通道用來提供高速可靠的內(nèi)部連線，它將布線通道用來提供高速可靠的內(nèi)部連線，它將CLB之間、之間、 CLB和和IOB之間連接起來，以構(gòu)成復(fù)雜的邏輯。布線通之間連接起來，以構(gòu)成復(fù)雜的邏輯。布線通 道由許多金屬線段構(gòu)成。道由許多金屬線段構(gòu)成。 CPLD與與FPGA區(qū)別：區(qū)別： l結(jié)構(gòu)結(jié)構(gòu)不同，不同，CPLD乘積項(xiàng)陣列，乘積項(xiàng)陣列，F(xiàn)PGA基于基于SRAM查找查找 表結(jié)構(gòu)。表結(jié)構(gòu)。 l集

23、成度集成度不同不同 l應(yīng)用范圍應(yīng)用范圍不同，不同，CPLD（與或）邏輯能力強(qiáng)，而寄存器（與或）邏輯能力強(qiáng)，而寄存器 少，適合控制密集系統(tǒng)。少，適合控制密集系統(tǒng)。FPGA邏輯能力弱，但寄存器邏輯能力弱，但寄存器 多，適用于數(shù)字密集型系統(tǒng)。多，適用于數(shù)字密集型系統(tǒng)。 l使用方法使用方法不同，不同，CPLD非易失，非易失，F(xiàn)PGA易失外部添加器易失外部添加器 件存儲數(shù)據(jù)。件存儲數(shù)據(jù)。 1熔絲熔絲(Fuse)型器件型器件 2反熔絲反熔絲(Anti-fuse)型器件型器件 3EPROM型，紫外線擦除電可編程型，紫外線擦除電可編程 4EEPROM型型 6SRAM型型 5Flash型型 浮柵編程元件浮柵編程

24、元件 1.熔絲型開關(guān)熔絲型開關(guān) 一般在需要編程的互連節(jié)點(diǎn)上設(shè)置相應(yīng)的熔絲開關(guān)。在一般在需要編程的互連節(jié)點(diǎn)上設(shè)置相應(yīng)的熔絲開關(guān)。在 編程時，需要保持連接的節(jié)點(diǎn)保留熔絲，需要去除連接編程時，需要保持連接的節(jié)點(diǎn)保留熔絲，需要去除連接 的節(jié)點(diǎn)燒斷熔絲。的節(jié)點(diǎn)燒斷熔絲。 熔絲開關(guān)燒斷后不能回復(fù)，只能編程一次。熔絲開關(guān)燒斷后不能回復(fù)，只能編程一次。 PROM、EPLD和和FPGA等。等。 缺點(diǎn)：缺點(diǎn)：編程電流大、占用芯片面積大。編程電流大、占用芯片面積大。 2.反熔絲型開關(guān)反熔絲型開關(guān) 通過擊穿介質(zhì)來達(dá)到連通線路的目的。這些開關(guān)元件在通過擊穿介質(zhì)來達(dá)到連通線路的目的。這些開關(guān)元件在 未編程時處于開路狀態(tài)，

25、編程時，在其兩端加上編程電未編程時處于開路狀態(tài)，編程時，在其兩端加上編程電 壓，反熔絲就會由高阻抗變?yōu)榈妥杩?，從而?shí)現(xiàn)兩個極壓，反熔絲就會由高阻抗變?yōu)榈妥杩?，從而?shí)現(xiàn)兩個極 間的連通，而編程電壓撤出后也一直處于導(dǎo)通狀態(tài)。間的連通，而編程電壓撤出后也一直處于導(dǎo)通狀態(tài)。 PLICE反熔絲介質(zhì)反熔絲介質(zhì) 未編程時呈現(xiàn)很高的阻抗，當(dāng)加上未編程時呈現(xiàn)很高的阻抗，當(dāng)加上18V的編程電壓將其的編程電壓將其 擊穿后，阻抗很低，反熔絲在硅片上只占一個通孔的面擊穿后，阻抗很低，反熔絲在硅片上只占一個通孔的面 積。積。 特點(diǎn)：特點(diǎn)：占用硅片面積小，適宜做集成度很高的可編程邏占用硅片面積小，適宜做集成度很高的可編程邏

26、 輯器件的編程元件。輯器件的編程元件。 3.浮柵編程元件浮柵編程元件 用浮柵存儲電荷的方法來保存編程數(shù)據(jù)的，因此斷電時，用浮柵存儲電荷的方法來保存編程數(shù)據(jù)的，因此斷電時， 存數(shù)的數(shù)據(jù)是不會丟失的。存數(shù)的數(shù)據(jù)是不會丟失的。 （1）EPROM基本結(jié)構(gòu)是浮柵管，相當(dāng)于一個電子開關(guān)。當(dāng)基本結(jié)構(gòu)是浮柵管，相當(dāng)于一個電子開關(guān)。當(dāng) 浮柵管沒有注入電子時，浮柵導(dǎo)通；反之，截止。浮柵管沒有注入電子時，浮柵導(dǎo)通；反之，截止。 （2）EEPROM （3）閃速存儲器（）閃速存儲器（Flash Memory） n有有G1，G2兩個柵極，兩個柵極，G1沒有引出線為浮柵，沒有引出線為浮柵，G2控制柵，在控制柵，在D和和 S

27、間加幾十伏電壓脈沖，在溝道中產(chǎn)生足夠強(qiáng)電場，令電子加速間加幾十伏電壓脈沖，在溝道中產(chǎn)生足夠強(qiáng)電場，令電子加速 躍入浮柵，躍入浮柵，G1帶負(fù)電荷，帶負(fù)電荷，G1開啟電壓變得很高，即使開啟電壓變得很高，即使G2柵加高柵加高 電平，該管也無法導(dǎo)通，相當(dāng)于存儲了電平，該管也無法導(dǎo)通，相當(dāng)于存儲了“0” n反之，反之，G1柵無電子積累，柵無電子積累，MOS管開啟電壓低，當(dāng)管開啟電壓低，當(dāng)G2柵為高時，柵為高時， 該管導(dǎo)通，相當(dāng)于存儲了該管導(dǎo)通，相當(dāng)于存儲了“1”。 nEPROM出廠時為全出廠時為全“1”狀態(tài)，使用者根據(jù)需要寫狀態(tài)，使用者根據(jù)需要寫“0”，在寫，在寫 “0”時，在時，在P端加端加20多伏正

28、脈沖即可。多伏正脈沖即可。 EPROM存儲器存儲器 4.基于基于SRAM的編程元件的編程元件 大多數(shù)大多數(shù)FPGA用它來存數(shù)配置數(shù)據(jù)，所以又稱為配置存用它來存數(shù)配置數(shù)據(jù)，所以又稱為配置存 儲器。它的基本單元由儲器。它的基本單元由5個晶體管組成的存儲器。個晶體管組成的存儲器。 SRAM是易失性元件，是易失性元件，F(xiàn)PGA每次上電必須重新加載數(shù)每次上電必須重新加載數(shù) 據(jù)，這些加載數(shù)據(jù)一般要存放到外加的非易失性存儲器據(jù)，這些加載數(shù)據(jù)一般要存放到外加的非易失性存儲器 中。中。 隨著微電子技術(shù)、微封裝技術(shù)和印制板制造技術(shù)的不斷發(fā)隨著微電子技術(shù)、微封裝技術(shù)和印制板制造技術(shù)的不斷發(fā) 展，印制電路板變得越來越

29、小，密度越來越大，復(fù)雜程度越來展，印制電路板變得越來越小，密度越來越大，復(fù)雜程度越來 越高，使用萬用表、示波器測試芯片的傳統(tǒng)越高，使用萬用表、示波器測試芯片的傳統(tǒng)“探針探針”方法已不方法已不 能滿足要求。在這種背景下，早在能滿足要求。在這種背景下，早在20世紀(jì)世紀(jì)80年代，聯(lián)合測試行年代，聯(lián)合測試行 動組動組(Joint Test Action Group，簡稱，簡稱JTAG)就起草了邊界掃描就起草了邊界掃描 測試測試(Boundary Scan Testing，簡寫，簡寫B(tài)ST)技術(shù)規(guī)范，后來在技術(shù)規(guī)范，后來在 1990年被批準(zhǔn)為年被批準(zhǔn)為IEEE標(biāo)準(zhǔn)標(biāo)準(zhǔn)1149.1-1990規(guī)定，簡稱規(guī)定

30、，簡稱JTAG標(biāo)準(zhǔn)。標(biāo)準(zhǔn)。 該規(guī)范提供了有效地測試引線間隔致密的電路板上元器件的能該規(guī)范提供了有效地測試引線間隔致密的電路板上元器件的能 力。力。 邊界掃描測試有兩大優(yōu)點(diǎn)：邊界掃描測試有兩大優(yōu)點(diǎn)：一是方便芯片的故障定一是方便芯片的故障定 位，能迅速準(zhǔn)確地測試兩個芯片管腳的連接是否可靠，位，能迅速準(zhǔn)確地測試兩個芯片管腳的連接是否可靠， 提高測試檢驗(yàn)效率；二是具有提高測試檢驗(yàn)效率；二是具有JTAG接口的芯片，內(nèi)置接口的芯片，內(nèi)置 一些預(yù)先定義好的功能模式，通過邊界掃描通道來使芯一些預(yù)先定義好的功能模式，通過邊界掃描通道來使芯 片處于某個特定的功能模式，以提高系統(tǒng)控制的靈活性，片處于某個特定的功能模

31、式，以提高系統(tǒng)控制的靈活性， 方便系統(tǒng)設(shè)計(jì)。方便系統(tǒng)設(shè)計(jì)。 邊界掃描技術(shù)是一種應(yīng)用于數(shù)字集成電路器件的測試性結(jié)邊界掃描技術(shù)是一種應(yīng)用于數(shù)字集成電路器件的測試性結(jié) 構(gòu)設(shè)計(jì)方法。所謂構(gòu)設(shè)計(jì)方法。所謂“邊界邊界”是指測試電路被設(shè)置在是指測試電路被設(shè)置在IC器件邏器件邏 輯功能電路的四周，位于靠近器件輸入、輸出引腳的邊界處。輯功能電路的四周，位于靠近器件輸入、輸出引腳的邊界處。 所謂所謂“掃描掃描”是指連接器件各輸入、輸出引腳的測試電路實(shí)際是指連接器件各輸入、輸出引腳的測試電路實(shí)際 上是一組串行移位寄存器，這種串行移位寄存器被叫做上是一組串行移位寄存器，這種串行移位寄存器被叫做“掃描掃描 路徑路徑”，

32、沿著這條路徑可輸入由，沿著這條路徑可輸入由“0” 和和“1”組成的各種編碼，組成的各種編碼， 對電路進(jìn)行對電路進(jìn)行“掃描掃描”式檢測，從輸出結(jié)果判斷其是否正確。式檢測，從輸出結(jié)果判斷其是否正確。 邊界掃描技術(shù)的含義邊界掃描技術(shù)的含義 ISP（In-System Programming）在系統(tǒng)編程，指的）在系統(tǒng)編程，指的 是對器件、電路板或整個電子系統(tǒng)的邏輯功能可隨時進(jìn)行是對器件、電路板或整個電子系統(tǒng)的邏輯功能可隨時進(jìn)行 修改或重構(gòu)的能力。這種重構(gòu)和修改可以在產(chǎn)品設(shè)計(jì)、生修改或重構(gòu)的能力。這種重構(gòu)和修改可以在產(chǎn)品設(shè)計(jì)、生 產(chǎn)過程的任一環(huán)節(jié)進(jìn)行，甚至是交付用戶以后。產(chǎn)過程的任一環(huán)節(jié)進(jìn)行，甚至是交付

33、用戶以后。 在系統(tǒng)編程通過編程電纜和編程接口，將配置數(shù)據(jù)從計(jì)算在系統(tǒng)編程通過編程電纜和編程接口，將配置數(shù)據(jù)從計(jì)算 機(jī)下載至具有機(jī)下載至具有ISP功能的芯片。功能的芯片。 未編程前先焊接安裝未編程前先焊接安裝 n 減少對器件的觸摸減少對器件的觸摸 和損傷和損傷 n 不計(jì)較器件的封裝不計(jì)較器件的封裝 形式形式 系統(tǒng)內(nèi)編程系統(tǒng)內(nèi)編程-ISP n 樣機(jī)制造方便樣機(jī)制造方便 n 支持生產(chǎn)和測試支持生產(chǎn)和測試 流程中的修改流程中的修改 在系統(tǒng)現(xiàn)場重編程修改在系統(tǒng)現(xiàn)場重編程修改 n 允許現(xiàn)場硬件升級允許現(xiàn)場硬件升級 n 迅速方便地提升功能迅速方便地提升功能 在系統(tǒng)編程一般采用在系統(tǒng)編程一般采用IEEE 11

34、49.1 JTAG接口進(jìn)行，比如接口進(jìn)行，比如 Altera的的MAX7000、MAX3000等等CPLD器件使用了器件使用了TCK、 TDO、TMS和和TDI這四條這四條JTAG信號線。信號線。 JTAG接口本來是用來進(jìn)行邊界掃描測試的，用它同時接口本來是用來進(jìn)行邊界掃描測試的，用它同時 作為編程接口，可以減少對芯片引腳的占用，由此在作為編程接口，可以減少對芯片引腳的占用，由此在 IEEE 1149.1邊界掃描測試接口規(guī)范的基礎(chǔ)上產(chǎn)生了邊界掃描測試接口規(guī)范的基礎(chǔ)上產(chǎn)生了 IEEE 1532編程標(biāo)準(zhǔn)，以對編程標(biāo)準(zhǔn)，以對JTAG編程方式進(jìn)行標(biāo)準(zhǔn)化。編程方式進(jìn)行標(biāo)準(zhǔn)化。 （1）高速：工作頻率可以達(dá)

35、到）高速：工作頻率可以達(dá)到400MHz。 （2）超低功耗：超低的待機(jī)功耗。）超低功耗：超低的待機(jī)功耗。 （3）超大容量：最高達(dá)到）超大容量：最高達(dá)到1024個宏單元。個宏單元。 （4）支持全系列工作電壓：提供）支持全系列工作電壓：提供1.8V、2.5V、3.3V、5V工作工作 電壓的芯片。電壓的芯片。 1. ispLSI器件的結(jié)構(gòu)與特點(diǎn)器件的結(jié)構(gòu)與特點(diǎn) （1）采用）采用UltraMOS工藝。工藝。 （2）系統(tǒng)可編程功能，所有的）系統(tǒng)可編程功能，所有的ispLSI器件均支持器件均支持ISP功能。功能。 （3）邊界掃描測試功能。）邊界掃描測試功能。 （4）加密功能。）加密功能。 （5）短路保護(hù)功能

36、。）短路保護(hù)功能。 2. ispMACH4000系列系列 3. Lattice EC & ECP系列系列 ispMACH4000系列系列CPLD器件有器件有3.3V、 2.5V 和和 1.8V 三種供電電壓，分別屬于三種供電電壓，分別屬于 ispMACH 4000V、ispMACH 4000B 和和 ispMACH 4000C 器件系列。器件系列。 在系統(tǒng)可編程模擬電路（在系統(tǒng)可編程模擬電路（in system programmability Programmable Analog Circuits, ispPAC）也是）也是Lattice的產(chǎn)的產(chǎn) 品，品，PAC器件允許設(shè)計(jì)者使用開發(fā)軟件在計(jì)

37、算機(jī)中設(shè)計(jì)、器件允許設(shè)計(jì)者使用開發(fā)軟件在計(jì)算機(jī)中設(shè)計(jì)、 修改模擬電路，進(jìn)行電路特性模擬，最后通過編程電纜將修改模擬電路，進(jìn)行電路特性模擬，最后通過編程電纜將 設(shè)計(jì)方案下載至芯片，設(shè)計(jì)方案下載至芯片，PAC器件可實(shí)現(xiàn)如下功能；器件可實(shí)現(xiàn)如下功能； （1）信號處理：能夠?qū)δM信號進(jìn)行放大、衰減、濾波。）信號處理：能夠?qū)δM信號進(jìn)行放大、衰減、濾波。 （2）信號運(yùn)算：對信號進(jìn)行求和、求差、積分運(yùn)算。）信號運(yùn)算：對信號進(jìn)行求和、求差、積分運(yùn)算。 （3）信號轉(zhuǎn)換：能把數(shù)字信號轉(zhuǎn)換成模擬信號。）信號轉(zhuǎn)換：能把數(shù)字信號轉(zhuǎn)換成模擬信號。 Xilinx公司的公司的FPGA和和CPLD器件系列器件系列 1. Xi

38、linx的的FPGA 2. CPLD器件器件 3. Xilinx的配置器件的配置器件SPROM 4. Xilinx的的IP核核 Xilinx公司的公司的FPGA和和CPLD器件系列器件系列 1. Xilinx的的FPGA Xilinx在在1985年首次推出了年首次推出了FPGA，在這之后，不斷推出新的集成度，在這之后，不斷推出新的集成度 更高、速度更快、價格更低的新一代器件。更高、速度更快、價格更低的新一代器件。XC2000、XC4000、 Spartan、Virtex、Virtex-E這些這些FPGA器件已經(jīng)被淘汰，代之以新一器件已經(jīng)被淘汰，代之以新一 代器件。代器件。 （1）Virtex-4、Virtex-II pro器件器件 （2）Spartan-3E