基于VHDL的PWM信號(hào)發(fā)生器的設(shè)計(jì)畢業(yè)論文

1、 yi bin universityeda技術(shù)及應(yīng)用課程設(shè)計(jì)報(bào)告 題 目 基于vhdl的pwm信號(hào)發(fā)生器系 別 物理與電子工程學(xué)院 專 業(yè) 電子信息科學(xué)與技術(shù) 學(xué)生姓名 學(xué) 號(hào) 班 級(jí) 2013 年 12月 21日摘要本次課程設(shè)計(jì)是基于vhdl的pwm信號(hào)發(fā)生器,pwm信號(hào)發(fā)生器應(yīng)用所學(xué)的數(shù)字電路和模擬電路的知識(shí)進(jìn)行設(shè)計(jì)。在設(shè)計(jì)過程中，所有電路仿真均基于quartus ii 9.1仿真軟件。本課程設(shè)計(jì)介紹了pwm信號(hào)發(fā)生器的設(shè)計(jì)方案及其基本原理，并著重介紹了pwm信號(hào)發(fā)生器各單元電路的設(shè)計(jì)思路，原理及仿真，整體電路的的工作原理，控制器件的工作情況。設(shè)計(jì)共有三大組成部分：一是原理電路的設(shè)計(jì)，本部

2、分詳細(xì)講解了電路的理論實(shí)現(xiàn)，是關(guān)鍵部分；二是性能測(cè)試，這部分用于測(cè)試設(shè)計(jì)是否符合任務(wù)要求。三是是對(duì)本次課程設(shè)計(jì)的總結(jié)。關(guān)鍵詞： pwm信號(hào)發(fā)生器 仿真 設(shè)計(jì) 目錄第1章 緒論 1.1 eda 和quartus的簡(jiǎn)介及起源1 1.2 eda的優(yōu)勢(shì)及發(fā)展趨勢(shì)1第2章 系統(tǒng)設(shè)計(jì)思路3第3章 可自加載加法計(jì)數(shù)器的設(shè)計(jì)4第4章 信號(hào)發(fā)生器設(shè)計(jì)過程6第5章 軟件仿真 5.1 quartus 軟件簡(jiǎn)介8 5.2 用quartus 的仿真步驟和圖像9 5.3 邏輯綜合結(jié)果12第6章 設(shè)計(jì)總結(jié)13第7章 參考文獻(xiàn)15附 錄 設(shè)計(jì)程序 16 第1章 緒論1.1 eda和quartus的簡(jiǎn)介及起源eda是英文“el

3、ectronic design automation”(電子自動(dòng)化設(shè)計(jì))的縮寫，eda技術(shù)是20世紀(jì)90年代迅速發(fā)展起來的，是現(xiàn)代電子設(shè)計(jì)的最新技術(shù)潮流，是綜合現(xiàn)代電子技術(shù)和計(jì)算機(jī)技術(shù)的最新研究成果，是電子線路設(shè)計(jì)與分析的一門技術(shù)。eda包括電子線路的設(shè)計(jì)、計(jì)算機(jī)模擬仿真和電路分析及印制電路板的自動(dòng)化設(shè)計(jì)三個(gè)方面的內(nèi)容。隨著可編程邏輯器件迅速發(fā)展，出現(xiàn)了功能強(qiáng)大的全新的eda工具。具有較強(qiáng)描述能力的硬件描述語言(vhdl、verilog、hdl)及高性能綜合工具的使用，使過去單功能電子產(chǎn)品開發(fā)轉(zhuǎn)向系統(tǒng)級(jí)電子產(chǎn)品開發(fā)。quartus是altera提供的fpga/cpld開發(fā)集成環(huán)境，altera

4、是世界上最大的可編程邏輯器件供應(yīng)商之一。quartus是在21世紀(jì)初推出，是altera前一代fpga/cpld集成開發(fā)環(huán)境max+plus 的更新?lián)Q代產(chǎn)品，其界面友好，使用環(huán)境便捷。它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。quartus設(shè)計(jì)工具完全支持vhdl、verilog的設(shè)計(jì)流程，其內(nèi)部嵌有vhdl、verlog邏輯綜合器。quartus包括模塊化的編譯器。編譯器包括 的功能模塊有分析/綜合器（analysis & synthesis）、適配器（fitter）、裝配器（assembler）、時(shí)序分析器（timing analyzer）、設(shè)計(jì)輔

5、助模塊（design assistant）、eda網(wǎng)表文件生成器（eda netlist writer）、編輯數(shù)據(jù)接口（compiler database interface）等。可以通過選擇start compilation來運(yùn)行所有的編譯器模塊，也可以通過選擇start來單獨(dú)運(yùn)行各個(gè)模塊。還可以通過選擇compiler tool,在compiler tool窗口中運(yùn)行該模塊來啟動(dòng)編譯器模塊。在compile tool窗口中，可以打開該模塊的設(shè)置文件或報(bào)告文件，或打開其它相關(guān)窗口。1.2 eda的優(yōu)勢(shì)及其發(fā)展趨勢(shì)eda技術(shù)的優(yōu)勢(shì)體現(xiàn)在：l 用hdl對(duì)數(shù)字系統(tǒng)進(jìn)行抽象的行為與功能描述到具體的內(nèi)

6、部線路結(jié)構(gòu)，從而可以在電子設(shè)計(jì)的各個(gè)階段、各個(gè)層次進(jìn)行計(jì)算機(jī)模擬驗(yàn)證，保證設(shè)計(jì)過程的正確性，可以大大降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期。l eda工具之所以能夠完成各種自動(dòng)設(shè)計(jì)過程，關(guān)鍵是有種類庫的支持，如邏輯仿真時(shí)的模擬庫、邏輯綜合時(shí)的綜合庫、版圖綜合時(shí)的版圖庫、測(cè)試綜合時(shí)的測(cè)試庫等。l 某些hdl本身也是文檔型的語言（如vhdl），極大地簡(jiǎn)化了設(shè)計(jì)文檔的管理。l eda中最為矚目的功能，最具現(xiàn)代化電子設(shè)計(jì)技術(shù)特征的功能，是日益強(qiáng)大的邏輯設(shè)計(jì)仿真測(cè)試技術(shù)。極大地提高了大規(guī)模系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度。eda的發(fā)展趨勢(shì)，表現(xiàn)在以下幾個(gè)方面：l 超大規(guī)模集成電路的集成度和工藝水平不斷提高，深亞微米（dee

7、p-submicron）工藝，如0.13um、90nm已經(jīng)走向成熟，在一個(gè)芯片上完成的系統(tǒng)級(jí)的集成已經(jīng)成為可能。l 由于工藝不斷減小，在半導(dǎo)體材料上的許多寄生效應(yīng)已經(jīng)不能簡(jiǎn)單地補(bǔ)碼忽略，這就對(duì)eda工具提出了更高的要求。同時(shí)，也使得ic生產(chǎn)線的投資更為巨大。l 高性能的eda工具得到長(zhǎng)足的發(fā)展，其自動(dòng)化和智能化程度不斷提高，為嵌入式系統(tǒng)設(shè)計(jì)提供了功能強(qiáng)大的開發(fā)環(huán)境。l 市場(chǎng)對(duì)電子產(chǎn)品提出了更高的要求，從而也對(duì)系統(tǒng)的集成度不斷提出更高的要求。同時(shí)，設(shè)計(jì)的效率也成了一個(gè)產(chǎn)品能否成功的因素，促使eda工具應(yīng)用更為廣泛。第2章 系統(tǒng)設(shè)計(jì)思路pwm即脈沖寬度調(diào)制，就是利用微處理器的數(shù)字輸出來對(duì)模擬電路進(jìn)

8、行控制的一種非常有效的技術(shù)。pwm從處理器到被控制系統(tǒng)信號(hào)都是數(shù)字式的，無需進(jìn)行數(shù)/模轉(zhuǎn)換。讓信號(hào)保持為數(shù)字形式可將噪聲影響降到最小，因此廣泛應(yīng)用在測(cè)量、通信和功率控制與變換的許多領(lǐng)域中。下圖是一種pwm信號(hào)發(fā)生器的邏輯圖，此信號(hào)發(fā)生器是由兩個(gè)完全相同的可自加載加法計(jì)數(shù)器lcnt8組成的，它的輸出信號(hào)的高、低電平脈寬可分別由兩組8位預(yù)置數(shù)進(jìn)行控制。 圖一 脈寬數(shù)控調(diào)制信號(hào)發(fā)生器邏輯圖如果將初始值可預(yù)置的加法計(jì)數(shù)器的溢出信號(hào)作為本計(jì)數(shù)器的初始預(yù)置值加載信號(hào)ld，則可構(gòu)成計(jì)數(shù)器初始值自加載方式的加法計(jì)數(shù)器，從而構(gòu)成數(shù)控分頻器。圖中d觸發(fā)器的一個(gè)重要功能就是均勻輸出信號(hào)的占空比， 提高驅(qū)動(dòng)能力，這對(duì)

9、驅(qū)動(dòng)，諸如揚(yáng)聲器或電動(dòng)機(jī)十分重要。第3章 可自加載加法計(jì)數(shù)器的設(shè)計(jì)取計(jì)數(shù)器的端口為：脈沖輸入端clk、加載使能輸入端ld（高電平有效）、預(yù)置輸入端d、計(jì)數(shù)進(jìn)位輸出端dove。當(dāng)脈沖clk上升沿到來之時(shí)，若加載使能端ld有效，則通過預(yù)置端d可對(duì)計(jì)數(shù)器進(jìn)行預(yù)置數(shù)。之后，計(jì)數(shù)器就以此預(yù)置數(shù)為始，一直加1計(jì)數(shù)。至計(jì)數(shù)到255時(shí)，輸出端dove輸出1?？驁D如圖二。其vhdl程序如下：library ieee;use ieee.std_logic_1164.all;entity lcnt8 isport (clk, ld: in std_logic; d: in integer range 0 to 25

10、5; dove: out std_logic);end lcnt8;architecture art of lcnt8 issignal count: integer range 0 to 255; begin process (clk) is begin if clkevent and clk=1 then if ld=1 then count=d; else count= count+1; end if; end if; end process; process (count) is begin if count=255 then dove=1; else doveclk, ld=ld1,

11、 d=a, dove=dove1); u2: lcnt8 port map (clk=clk, ld=ld2, d=b, dove=dove2); process (dove1, dove2) is begin if dove1=1 then spwm=0; elsif dove2event and dove2=1 then spwm=1; end if;end process; ld1=not spwm; ld2=spwm; ypwm=spwm;end architecture art;第5章 軟件仿真5.1 quartus 軟件簡(jiǎn)介quartus 軟件是美國altera公司為sopc（sy

12、stem on a programmable chip，系統(tǒng)級(jí)可編程芯片）提供最全面的設(shè)計(jì)平臺(tái)。比起其他的編譯軟件，它具有以下的優(yōu)點(diǎn)：1】 開放的界面quartus 軟件可與其他eda廠家的設(shè)計(jì)輸入、綜合、驗(yàn)證工具相連接。設(shè)計(jì)人員可使用quartus 編譯器（compiler）對(duì)altera的器件進(jìn)行編譯，然后使用altera或其他標(biāo)準(zhǔn)eda驗(yàn)證工具進(jìn)行驗(yàn)證。目前，quartus 支持cadence、exemplarlogic、mentor graphics、synopsys、synplicity、viewlogic等公司的eda工具接口。2】 與結(jié)構(gòu)無關(guān)quartus 系統(tǒng)的核心編譯器（co

13、mpiler）支持altera公司的flex10k，flex8000，flex6000，max9000，max7000，max5000和classic等可編程邏輯器件系列，處理maxplus以外唯一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。quartus 的編譯器還提供了強(qiáng)大的邏輯綜合與優(yōu)化功能，使設(shè)計(jì)人員能比較容易地將其設(shè)計(jì)集成到可編程邏輯器件中。3】 多平臺(tái)quartus 軟件可在多種pc機(jī)和工作站的操作系統(tǒng)中運(yùn)行。4】 完全集成化quartus 的設(shè)計(jì)輸入、處理、驗(yàn)證、器件編程等功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，可以使用戶進(jìn)行動(dòng)態(tài)調(diào)試，加快開發(fā)進(jìn)程。5】 豐富的設(shè)計(jì)庫quartus 提供豐富的庫

14、單元供設(shè)計(jì)者使用，其中包括74系列的全部器件和多種特殊的邏輯宏功能（macrofunction）以及新型的參數(shù)化兆功能（megafunction）。6】 接受高級(jí)描述語言quartus 接受多種硬件描述語言，包括vhdl、ahdl、c、c+等語言。7】 良好的人機(jī)界面quartus 具有比maxplus更加人性化的人機(jī)界面，方便工程人員的操作，基于上述特點(diǎn)，本文采用quartus 軟件對(duì)dds頻率合成器仿真驗(yàn)證。5.2用quartus 的仿真步驟和圖像主要步驟：第一步：建立工程 圖四 建立工程圖第二步：建立vhdl文件 圖五 建立vhdl文件圖第三步：寫入vhdl文件 圖六 部分vhdl文件截

15、圖第四步：建立模塊文件 圖七 建立模塊文件圖第五步：連接各模塊形成總體原理圖s 圖八 模塊總體結(jié)構(gòu)邏輯圖第六步：編譯做好的文件 圖九 編譯成功圖第七步：建立波形文件 圖十 建立波形文件圖第八步：仿真輸入取s，y。仿真波形，如下圖： 圖十一 pwm的時(shí)序仿真結(jié)果5.3 邏輯綜合結(jié)果 圖十二 邏輯綜合結(jié)果圖第6章 設(shè)計(jì)總結(jié)在傳統(tǒng)的數(shù)字電子系統(tǒng)或ic設(shè)計(jì)中，手工設(shè)計(jì)占了較大的比例。一般都是先按電子系統(tǒng)的具體功能要求進(jìn)行功能劃分，然后對(duì)每個(gè)子模塊畫出真值表，用卡諾圖進(jìn)行手工邏輯簡(jiǎn)化，寫出布爾表達(dá)式，畫出相應(yīng)的邏輯線路圖，再據(jù)此選擇元器件，設(shè)計(jì)電路板，最后進(jìn)行實(shí)測(cè)與調(diào)試。顯然，手工設(shè)計(jì)的缺點(diǎn)讓人越來越不

16、可接受。故而，eda技術(shù)變得越來越重要，作為當(dāng)代大學(xué)生，要與時(shí)俱進(jìn)，更要掌握這種電子自動(dòng)化設(shè)計(jì)。通過eda的模擬編譯、適配、仿真，可以大大縮短設(shè)計(jì)周期，降低設(shè)計(jì)成本。eda仿真測(cè)試技術(shù)只需通過計(jì)算機(jī)就能對(duì)所設(shè)計(jì)的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點(diǎn)完成一系列準(zhǔn)確的測(cè)試與仿真操作，在完成實(shí)際系統(tǒng)的安裝后，還能對(duì)系統(tǒng)的目標(biāo)器件進(jìn)行所謂邊界掃描測(cè)試、嵌入式邏輯分析儀的應(yīng)用，這一切都極大地提高了大規(guī)模系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度。通過對(duì)本設(shè)計(jì)基于vhdl的pwm信號(hào)發(fā)生器的設(shè)計(jì)的學(xué)習(xí)和研究，讓我對(duì)硬件系統(tǒng)有了更深入的理解，擴(kuò)展了很多的知識(shí)。做這個(gè)設(shè)計(jì)包含了很多的知識(shí)和內(nèi)容，如eda、fpga、vhdl、q

17、uartus 、word、等知識(shí)，讓我受益匪淺。在做這個(gè)之前，坦白說對(duì)于eda真的沒有深入地學(xué)習(xí)研究，對(duì)于quartus 軟件也是完全不懂。老師開學(xué)就說了要做這個(gè)設(shè)計(jì)，我也沒有放在心上，一直到期末才重視起來，各種知識(shí)的補(bǔ)充學(xué)習(xí)，最后就是一團(tuán)亂麻，什么也沒弄好。后面在班上同學(xué)的指導(dǎo)下，才開始安裝quartus 軟件，然后再去翻閱書籍，百度百科，咨詢同學(xué)，一點(diǎn)一點(diǎn)地去摸索這個(gè)軟件是怎么運(yùn)用的，最主要是上面全是英文，對(duì)于英語非常差的我來說，徹底熟悉這個(gè)軟件就用了很長(zhǎng)后一段時(shí)間。后面開始想要把書上的程序改編一下，雖然不是很懂，但是后來我實(shí)在不知道怎么去改了，就只是改變了一下輸入輸出和其他的一些代號(hào)而已

18、。程序解決了就開始編譯執(zhí)行，結(jié)果就卡在這兒弄不了啦，因?yàn)殄e(cuò)誤實(shí)在太多，最讓我疑惑的是，明明就是書上的程序改變了一下名字而已，為什么會(huì)有那么多錯(cuò)誤呢？后面仔仔細(xì)細(xì)地去檢查了一下，才發(fā)現(xiàn)，都是粗心惹的禍，其實(shí)，編程也是要耐心和細(xì)心的。最后終于編譯仿真出波形來，除了輸入輸出代號(hào)被改變了，波形和書上是一樣的。在做論文的時(shí)候，也遇到很多問題，首先就是資料太少啦，只有一些仿真過程圖，程序。對(duì)于原理基本不是很懂，還有vhdl語言、quartus 等都不了解，真正是書到用時(shí)方恨少。然后又是各種查資料，百度，咨詢同學(xué)來學(xué)習(xí)了解。這也讓我深刻的體會(huì)到實(shí)踐和理論的差距，更何況我自己之前還沒有努力去學(xué)習(xí)，實(shí)踐就更是寸步難行。至于課設(shè)報(bào)告中涉及到的word排版知識(shí)，隨著一次次練習(xí)，一點(diǎn)點(diǎn)積累，現(xiàn)在可以說是得心應(yīng)手。至少在排版時(shí)不會(huì)遇到障礙。總之本次課設(shè)，讓我熟悉了quartus、word兩個(gè)常用軟件，也復(fù)習(xí)了一遍vhdl語言的相關(guān)知識(shí)，又熟悉了一遍用vhdl語言進(jìn)行編程的過程。但是就我本次實(shí)踐練習(xí)來說，我看到了自己在這方面的劣勢(shì)，雖然已經(jīng)決定以后不從事這方面的工作，但是作為本專業(yè)的學(xué)生，為了不愧對(duì)我的大學(xué)生活，以后，我會(huì)努力的去學(xué)習(xí)，擴(kuò)充我的專業(yè)知識(shí)。在此，感謝那些熱情幫助指導(dǎo)我的同學(xué)們，謝謝。第7章 參考文獻(xiàn)1潘松，黃繼業(yè). eda技術(shù)與vhdl（第2版）.北京