最好數(shù)子電路課件第6章

1、湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6 . 6 . 時(shí)序邏輯電路的分析與設(shè)計(jì)時(shí)序邏輯電路的分析與設(shè)計(jì) 6.1 時(shí)序邏輯電路的基本概念 6.2 同步時(shí)序邏輯電路的分析 6.3 同步 時(shí)序邏輯電路的設(shè)計(jì) 6.4 異步 時(shí)序邏輯電路的分析 6.5 若干典型的時(shí)序邏輯集成電路 6.6 用Verilog描述時(shí)序邏輯電路 6.7 時(shí)序邏輯可編程邏輯器件 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 1. 掌握時(shí)序邏輯電路功能的表達(dá)方法及其相互轉(zhuǎn)換； 2. 掌握同步時(shí)序邏輯電路的分析和設(shè)計(jì)方法； 3. 掌握異步時(shí)序邏輯電路的分析方法； 4. 掌握典型時(shí)序邏輯電路計(jì)數(shù)器、寄存器、移位寄存器的

2、邏輯 功能及其應(yīng)用； 5. 了解時(shí)序可編程器件。 教學(xué)要求教學(xué)要求 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.1 時(shí)序邏輯電路基本概念時(shí)序邏輯電路基本概念 樓房電梯控制樓房電梯控制引入時(shí)序邏輯問題引入時(shí)序邏輯問題 電梯的控制電路需要根據(jù)電梯內(nèi)和各樓層入口處按鍵信號(hào)，以及 電梯當(dāng)前的狀態(tài)，來決定電梯的上升上升或下降下降，同時(shí)將電梯當(dāng)前所處的 樓層輸出顯示。 按鍵信號(hào)輸入信號(hào)輸入信號(hào)，升降控制和所處樓層顯示輸出信號(hào)輸出信號(hào)； 控制電路必須具有存儲(chǔ)單元用以記憶，定義電梯當(dāng)前所處的樓 層現(xiàn)態(tài)現(xiàn)態(tài)，將要達(dá)到的樓層次態(tài)次態(tài)，樓層的變換為狀態(tài)轉(zhuǎn)換狀態(tài)轉(zhuǎn)換； 電梯的升降不僅取決于當(dāng)前按鍵輸入信號(hào)，

3、而且取決于電梯當(dāng)前 的狀態(tài)。確定狀態(tài)如何轉(zhuǎn)換的信號(hào)激勵(lì)信號(hào)激勵(lì)信號(hào)。 輸入信號(hào)、輸出信號(hào)、激勵(lì)信號(hào)以及現(xiàn)態(tài)、次態(tài)及其狀態(tài)轉(zhuǎn)換是 時(shí)序邏輯問題研究的主要內(nèi)容。 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.1 時(shí)序邏輯電路基本概念時(shí)序邏輯電路基本概念 1. 時(shí)序電路的模型時(shí)序電路的模型 時(shí)序邏輯電路由進(jìn)行邏 輯運(yùn)算的組合電路和起 記憶作用的存儲(chǔ)電路存儲(chǔ)電路組 成。電路模型如圖。 6.1.1 時(shí)序邏輯電路模型與分類時(shí)序邏輯電路模型與分類 輸入信號(hào) I，I=( I1，I2，Ii ) 輸出信號(hào) O，O=( O1，O2，Oj ) 激勵(lì)信號(hào) E，E=( E1，E2，Ek ) 狀態(tài)信號(hào) S，S=(

4、S1，S2，Sm ) 輸出方程組： O=f ( I，S) 激勵(lì)方程組： E= g ( I，S) 狀態(tài)方程組： Sn+1=h ( E，S) 存儲(chǔ)電路的輸入信號(hào) 存儲(chǔ)電路的輸出信號(hào) 觸發(fā)器或鎖存器構(gòu)成 輸出信號(hào)是輸入I與狀態(tài)S的函數(shù) 激勵(lì)信號(hào)是輸入I與狀態(tài)S的函數(shù) 次態(tài)是激勵(lì)E與狀態(tài)S的函數(shù) 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.1 時(shí)序邏輯電路基本概念時(shí)序邏輯電路基本概念 時(shí)序邏輯電路具有以下特征：時(shí)序邏輯電路具有以下特征： .時(shí)序邏輯電路由組合邏輯電路和存儲(chǔ)電路組成。 .時(shí)序邏輯電路的狀態(tài)變化，不僅與該當(dāng)前的輸入信號(hào)有關(guān)， 而且與電路當(dāng)前的狀態(tài)有關(guān)。 .時(shí)序邏輯電路在任意時(shí)刻的

5、輸出信號(hào)，不僅與該當(dāng)前的輸入 信號(hào)有關(guān)，而且與電路當(dāng)前的狀態(tài)有關(guān)。 6.1.1 時(shí)序邏輯電路模型與分類時(shí)序邏輯電路模型與分類 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.1 時(shí)序邏輯電路基本概念時(shí)序邏輯電路基本概念 2. 異步時(shí)序電路與同步時(shí)序電路異步時(shí)序電路與同步時(shí)序電路 時(shí)序邏輯電路 同步時(shí)序邏輯電路 異步時(shí)序邏輯電路 同步時(shí)序邏輯電路同步時(shí)序邏輯電路：存儲(chǔ)電路一般用觸發(fā)器實(shí)現(xiàn)，各觸發(fā)器的時(shí)鐘端 均與統(tǒng)一的時(shí)鐘脈沖信號(hào)相連接與統(tǒng)一的時(shí)鐘脈沖信號(hào)相連接，各觸發(fā)器狀態(tài)改變受同一時(shí)鐘信號(hào) 的控制，它們的狀態(tài)在同一時(shí)刻更新它們的狀態(tài)在同一時(shí)刻更新。 目前較復(fù)雜的時(shí)序電路廣泛采用同步時(shí)序邏

6、輯電路實(shí)現(xiàn)。 異步時(shí)序邏輯電路異步時(shí)序邏輯電路：沒有統(tǒng)一的時(shí)鐘脈沖或沒有時(shí)鐘脈沖，電路的狀 態(tài)更新不是同時(shí)發(fā)生的。 異步時(shí)序邏輯電路又分為脈沖脈沖異步時(shí)序電路觸發(fā)器組成，電平電平異 步時(shí)序電路鎖存器組成。 6.1.1 時(shí)序邏輯電路模型與分類時(shí)序邏輯電路模型與分類 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.1 時(shí)序邏輯電路基本概念時(shí)序邏輯電路基本概念 以同步時(shí)序電路為例對(duì)以同步時(shí)序電路為例對(duì)狀態(tài)狀態(tài)進(jìn)行說明進(jìn)行說明 .時(shí)序邏輯電路是狀態(tài)狀態(tài)依賴的，故又稱為狀態(tài)機(jī)狀態(tài)機(jī)，本章只限于討論 有限數(shù)量存儲(chǔ)單元構(gòu)成的狀態(tài)機(jī)有限狀態(tài)機(jī)； .電路的狀態(tài)是由觸發(fā)器的狀態(tài)組合而成，具有n個(gè)觸發(fā)器的時(shí)序

7、電 路具有2n個(gè)狀態(tài)，例如n=2， 22 =4，電路具有4個(gè)狀態(tài)：00、01、10、 11； .在有效邊沿觸發(fā)前電路的狀態(tài)為現(xiàn)態(tài)現(xiàn)態(tài)，有效邊沿觸發(fā)后電路的狀態(tài) 為次態(tài)次態(tài)，次態(tài)次態(tài)僅僅表示狀態(tài)變化時(shí)的新狀態(tài)，變化后又是現(xiàn)態(tài)現(xiàn)態(tài)； . 狀態(tài)的變化產(chǎn)生的次態(tài)次態(tài)取決于輸入信號(hào)和現(xiàn)態(tài)現(xiàn)態(tài)，輸出信號(hào)也取決 于輸入信號(hào)和現(xiàn)態(tài)現(xiàn)態(tài)，或者僅取決于現(xiàn)態(tài)現(xiàn)態(tài)。 6.1.1 時(shí)序邏輯電路模型與分類時(shí)序邏輯電路模型與分類 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.1 時(shí)序邏輯電路基本概念時(shí)序邏輯電路基本概念6.1.2 時(shí)序電路功能的表達(dá)時(shí)序電路功能的表達(dá) 組合邏輯關(guān)系的表達(dá)方法 輸出函數(shù)表達(dá)式 真值表

8、卡諾圖 時(shí)序電路功能的表達(dá)方法 方程組 狀態(tài)表 狀態(tài)圖 時(shí)序圖 時(shí)序電路功能的四種表達(dá)方法表示的是同一種同一種邏輯關(guān)系，它們可 以相互轉(zhuǎn)換，在時(shí)序電路分析和設(shè)計(jì)往往需要利用各種表達(dá)方法。 下面通過一個(gè)實(shí)例實(shí)例，講解時(shí)序電路功能的四種表達(dá)方式及相互轉(zhuǎn)換。 輸出方程組 激勵(lì)方程組 狀態(tài)方程組 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.1 時(shí)序邏輯電路基本概念時(shí)序邏輯電路基本概念 考察如圖所示電路 有效的同步時(shí)序電路 1. 邏輯方程組邏輯方程組 (1). 輸出方程組 A)QQ(Y 10 (2). 激勵(lì)方程組 A)QQ(D 100 A QD 01 (3). 狀態(tài)方程組由激勵(lì)方 程代入觸發(fā)器

9、特性方程得到 A)QQ(Q 10 1n 0 A QQ 0 1n 1 D觸發(fā)器特性方程：Qn+1=D Q0+Q1 6.1.2 時(shí)序電路功能的表達(dá)時(shí)序電路功能的表達(dá) 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 A=0 0 0 0 1 1 0 1 1 現(xiàn)態(tài) Q1 Q0 次態(tài) yQ 1n 2 1n 0 QQ 1n 1 1n 1 A=1 /Y 6.1 時(shí)序邏輯電路基本概念時(shí)序邏輯電路基本概念 2. 狀態(tài)表狀態(tài)表 (1). 輸出方程組A)QQ(Y 10 (2). 激勵(lì)方程組 A)QQ(D 100 A QD 01 (3). 狀態(tài)方程組 A)QQ(Q 10 1n 0 A QQ 0 1n 1 Q1 Q0

10、A Y 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 1 0 1 1 0 1 0 1 0 0 0 0 1 1 0 1 1 1 0 1 1 0 0 0 1 1 1 1 0 1 0 1n 1 Q 1n 0 Q 狀態(tài)真值表 常用是狀態(tài)表狀態(tài)表，與 狀態(tài)真值表等效， 為其集約形式。 0 0/0 0 0/1 0 0/1 0 0/1 1 0/0 0 1/0 1 1/0 0 1/0 狀態(tài)表 電路電路方程組方程組狀態(tài)真值表狀態(tài)真值表狀態(tài)表狀態(tài)表 6.1.2 時(shí)序電路功能的表達(dá)時(shí)序電路功能的表達(dá) 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.1 時(shí)序邏輯電路基本概念時(shí)序邏輯電路基本

11、概念 3. 狀態(tài)圖狀態(tài)圖 由狀態(tài)表很方便得到狀態(tài)圖。 0 0/0 0 0/1 0 0/1 0 0/1 1 0/0 0 1/0 1 1/0 0 1/0 狀態(tài)表 A=0 0 0 0 1 1 0 1 1 現(xiàn)態(tài) Q1 Q0 次態(tài) yQ 1n 2 1n 0 QQ 1n 1 1n 1 A=1 /Y 狀態(tài)圖 0001 1110 0/0 Q1Q0 A/Y 0/1 0/1 0/1 1/0 1/0 1/0 1/0 6.1.2 時(shí)序電路功能的表達(dá)時(shí)序電路功能的表達(dá) 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.1 時(shí)序邏輯電路基本概念時(shí)序邏輯電路基本概念 4. 時(shí)序圖時(shí)序圖 由狀態(tài)表或狀態(tài)圖、輸出方程組很方

12、便得到時(shí)序圖。 CP A 0 0/0 0 0/1 0 0/1 0 0/1 1 0/0 0 1/0 1 1/0 0 1/0 狀態(tài)表 A=0 0 0 0 1 1 0 1 1 現(xiàn)態(tài) Q1 Q0 次態(tài) yQ 1n 2 1n 0 QQ 1n 1 1n 1 A=1 /Y A)QQ(Y 10 Q0 Q1 Y 輸出方程 時(shí)序圖時(shí)有時(shí)并沒有完全表達(dá)電路狀態(tài)轉(zhuǎn)換全過 程，如圖沒有表達(dá)狀態(tài)為11，A=0時(shí)狀態(tài)轉(zhuǎn)換 輸入波形自擬 0 0 0 0 0 1 0 0 0 1 1 1 6.1.2 時(shí)序電路功能的表達(dá)時(shí)序電路功能的表達(dá) 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.2 同步同步時(shí)序電路分析時(shí)序電路分析

13、時(shí)序邏輯電路分析的任務(wù)時(shí)序邏輯電路分析的任務(wù) 同步時(shí)序電路的分析實(shí)際上是一個(gè)讀圖、識(shí)圖的過程。 對(duì)給定的同步時(shí)序電路，分析其在輸入信號(hào)和時(shí)鐘的作用 下，其狀態(tài)和輸出信號(hào)變化的規(guī)律，進(jìn)而理解電路的邏輯功能 和工作特性。 分析的關(guān)鍵分析的關(guān)鍵：找出電路狀態(tài)和輸出變化的規(guī)律找出電路狀態(tài)和輸出變化的規(guī)律。 分析過程的主要表現(xiàn)形式：時(shí)序電路的邏輯功能是由其狀 態(tài)和輸出信號(hào)的變化規(guī)律呈現(xiàn)出來的。所以，分析過程主要是 列出電路狀態(tài)表或畫出狀態(tài)圖、時(shí)序圖。 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.2 同步同步時(shí)序電路分析時(shí)序電路分析 同步同步時(shí)序邏輯電路分析時(shí)序邏輯電路分析方法方法 代數(shù)法代數(shù)法

14、 1.了解電路的組成：電路的輸入、輸出信號(hào)、觸發(fā)器的類型等。 2. 根據(jù)給定的時(shí)序電路圖，寫出下列各邏輯方程組： (1). 對(duì)應(yīng)每個(gè)輸出變量導(dǎo)出輸出方程，組成輸出方程組輸出方程組； (2). 對(duì)應(yīng)各觸發(fā)器每個(gè)輸入變量導(dǎo)出激勵(lì)方程，組成激勵(lì)方程組激勵(lì)方程組； (3). 將每個(gè)觸發(fā)器的激勵(lì)方程代入相應(yīng)觸發(fā)器特性方程，得各觸發(fā)器 狀態(tài)方程，組成狀態(tài)方程組狀態(tài)方程組。 3. 根據(jù)狀態(tài)方程組和輸出方程組，列出電路的狀態(tài)表狀態(tài)表，畫出狀態(tài)圖狀態(tài)圖， 或擬定一典型輸入序列畫出時(shí)序圖時(shí)序圖； 4. 確定電路的邏輯功能，并用文字描述電路邏輯功能。 6.2.1 分析同步時(shí)序電路一般步驟分析同步時(shí)序電路一般步驟 湖

15、南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.2 同步同步時(shí)序電路分析時(shí)序電路分析 例6.2.1 分析如圖所示電路。 6.2.2 同步時(shí)序邏輯電路分析舉例同步時(shí)序邏輯電路分析舉例 解： 1. 了解電路組成 兩個(gè)T 觸發(fā)器組成的同步 時(shí)序電路，觸發(fā)。 2. 寫出各方程組 輸出方程組：Y=AQ0Q1 激勵(lì)方程組：T0=A，T1=AQ0 將激勵(lì)方程組代入T觸發(fā)器的特性方程得狀態(tài)方程組 T觸發(fā)器的特性方程 Q TQ TQTQ 1n 0 1n 0 QAQ 10 1n 1 Q)AQ(Q 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 將現(xiàn)態(tài)和輸入邏輯值一一代人狀態(tài)方 程組和輸出方程組計(jì)算次態(tài)和輸出

16、值， 即可填狀態(tài)表。 采用分析方法填狀態(tài)表 只有當(dāng)A=Q0=Q1=1，Y=1 A=0時(shí)， A=1時(shí)， 6.2 同步同步時(shí)序電路分析時(shí)序電路分析 例6.2.1 3. 根據(jù)狀態(tài)方程組和輸出方程組，列出狀態(tài)表，畫出狀態(tài)圖； 狀態(tài)方程組： 輸出方程組：Y=AQ0Q1 0 1n 0 QAQ 10 1n 1 Q)AQ(Q 0 0/0 0 1/0 1 0/0 1 1/0 0 1/0 1 0/0 1 1/0 0 0/1 狀態(tài)表 A=0 0 0 0 1 1 0 1 1 現(xiàn)態(tài) Q1 Q0 次態(tài) yQ 1n 2 1n 0 QQ 1n 1 1n 1 A=1 /Y 0 1n 0 QQ 1 1n 1 QQ 0 1n 0

17、QQ 10 1n 1 QQQ 6.2.2 同步時(shí)序邏輯電路分析舉例同步時(shí)序邏輯電路分析舉例 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.2 同步同步時(shí)序電路分析時(shí)序電路分析 例6.2.1 3. 根據(jù)狀態(tài)表，畫出狀態(tài)圖； 狀態(tài)圖 0001 1011 0/0 1/0 1/1 1/0 0/0 1/0 0 0/0 0 1/0 1 0/0 1 1/0 0 1/0 1 0/0 1 1/0 0 0/1 狀態(tài)表 A=0 0 0 0 1 1 0 1 1 現(xiàn)態(tài) Q1 Q0 次態(tài) yQ 1n 2 1n 0 QQ 1n 1 1n 1 A=1 /Y Q1Q0 A/Y 0/0 0/0 A=0，狀態(tài)不變； A=1

18、，狀態(tài) +1； 6.2.2 同步時(shí)序邏輯電路分析舉例同步時(shí)序邏輯電路分析舉例 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.2 同步同步時(shí)序電路分析時(shí)序電路分析 例6.2.1 3. 根據(jù)狀態(tài)圖，畫出時(shí)序圖； 0 1 0 1 0 0 1 1 0 1 0 0 0 1 1 0 0 0 0 1 1 0 Y=AQ0Q1 輸出信號(hào)Y的下降沿可用于觸發(fā)進(jìn)位操作； 當(dāng)A受干擾于處產(chǎn)生低電平，則造成處虛假進(jìn)位信號(hào)。 典型輸入序列11110101111 1 1 1 1 0 1 0 1 1 1 1 6.2.2 同步時(shí)序邏輯電路分析舉例同步時(shí)序邏輯電路分析舉例 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作

19、 6.2 同步同步時(shí)序電路分析時(shí)序電路分析 例6.2.1 4. 確定電路的邏輯功能。 觀察狀態(tài)圖和時(shí)序圖可知，電路是 一個(gè)由信號(hào)A控制的可控二進(jìn)制計(jì) 數(shù)器。 當(dāng)A=0時(shí)停止計(jì)數(shù)，電路狀態(tài)保持 不變； 當(dāng)A=1時(shí)，在CP上升沿到來后電路 狀態(tài)值加1，一旦計(jì)數(shù)到11狀態(tài)， Y 輸出1，且電路狀態(tài)將在下一個(gè) CP上升沿回到00。輸出信號(hào)Y的下 降沿可用于觸發(fā)進(jìn)位操作。 6.2.2 同步時(shí)序邏輯電路分析舉例同步時(shí)序邏輯電路分析舉例 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.2 同步同步時(shí)序電路分析時(shí)序電路分析 同步同步時(shí)序邏輯電路分析時(shí)序邏輯電路分析另一種方法另一種方法 表格法表格法 1.

20、了解電路的組成：電路的輸入、輸出信號(hào)、觸發(fā)器的類型等。 2. 根據(jù)給定的時(shí)序電路圖，寫出下列各邏輯方程組； (1). 對(duì)應(yīng)每個(gè)輸出變量導(dǎo)出輸出方程，組成輸出方程組； (2). 對(duì)應(yīng)各觸發(fā)器每個(gè)輸入變量導(dǎo)出激勵(lì)方程，組成激勵(lì)方程組； (3). 列電路次態(tài)真值表； 3. 根據(jù)次態(tài)真值表和輸出方程組，列出電路的狀態(tài)表，畫出狀態(tài)圖， 或擬定一典型輸入序列畫出時(shí)序圖； 4. 確定電路的邏輯功能，并用文字描述電路邏輯功能。 與代數(shù)法比較，僅標(biāo)紅色處不同。無論何種方法，都是要得到狀 態(tài)表，狀態(tài)圖，時(shí)序圖，從而確定電路的邏輯功能。 6.2.2 同步時(shí)序邏輯電路分析舉例同步時(shí)序邏輯電路分析舉例 湖南理工學(xué)院信息

21、與通信工程學(xué)院電子信息教研室制作 例6.2.2 用表格法分析下圖所示同步時(shí)序邏輯電路。 2. 寫出輸出方程組和激勵(lì)方程組 011 QAKJ 1KJ 00 激勵(lì)方程組 6.2 同步同步時(shí)序電路分析時(shí)序電路分析 解：1. 了解電路組成 兩個(gè)JK 觸發(fā)器組成的同步時(shí) 序電路，觸發(fā)。 輸出Z與輸入A無直接關(guān)系。 輸出方程組：Z = Q0Q1 6.2.2 同步時(shí)序邏輯電路分析舉例同步時(shí)序邏輯電路分析舉例 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 列電路次態(tài)真值表 輸入 A 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 現(xiàn)態(tài) Q1 Q0 激勵(lì)函數(shù)

22、J1 K1 J0 K0 次態(tài) yQ 1n 2 1n 0 QQ 1n 1 1n 1 0 0 1 1 0 0 1 1 1 1 0 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 0 1 0 0 1 1 0 1 0 1 0 1 0 6.2 同步同步時(shí)序電路分析時(shí)序電路分析 例6.2.2 用表格法分析下圖所示同步時(shí)序邏輯電路。 011 QAKJ 1KJ 00 激勵(lì) 輸出：Z = Q0Q1 為了得到次態(tài)，列JK觸 發(fā)器功能表。 J K Qn+1 功能 0 0 Q 保持 0 1 0 置0 1 0 1 置1 1 1 Q 翻轉(zhuǎn) JK觸發(fā)器功能表 6.2.2 同步

23、時(shí)序邏輯電路分析舉例同步時(shí)序邏輯電路分析舉例 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 電路次態(tài)真值表 輸入 A 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 現(xiàn)態(tài) Q1 Q0 激勵(lì)函數(shù) J1 K1 J0 K0 次態(tài) yQ 1n 2 1n 0 QQ 1n 1 1n 1 0 0 1 1 0 0 1 1 1 1 0 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 0 1 0 0 1 1 0 1 0 1 0 1 0 3.根據(jù)電路次態(tài)真值表和輸出函數(shù)方程，作出狀態(tài)表和狀態(tài)圖 0 1 1 0 1 1

24、 0 0 1 1 0 0 0 1 1 0 6.2 同步同步時(shí)序電路分析時(shí)序電路分析 A=0 0 0 0 1 1 0 1 1 現(xiàn)態(tài) Q1 Q0 次態(tài) yQ 1n 2 1n 0 Q y 1n 1 1n 1 A=1 狀態(tài)表 Z 0 0 0 1 Z = Q0Q1 6.2.2 同步時(shí)序邏輯電路分析舉例同步時(shí)序邏輯電路分析舉例 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 3. 根據(jù)狀態(tài)表，畫出狀態(tài)圖； 狀態(tài)圖 00/001/0 10/011/1 0 0 0 0 1 1 1 1 電路是一個(gè)2位二進(jìn)制數(shù)可逆計(jì)數(shù)器。 電路輸入A=0 加1計(jì)數(shù) 0001 10 11 電路輸入A=1 減1計(jì)數(shù) 0011 10

25、 01 6.2 同步同步時(shí)序電路分析時(shí)序電路分析 Q1Q0/Z A A=0 0 0 0 1 1 0 1 1 現(xiàn)態(tài) Q1 Q0 次態(tài) yQ 1n 2 1n 0 Q y 1n 1 1n 1 A=1 狀態(tài)表 Z 0 1 1 0 1 1 0 0 1 1 0 0 0 1 1 0 0 0 0 1 6.2.2 同步時(shí)序邏輯電路分析舉例同步時(shí)序邏輯電路分析舉例 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 3. 擬定一典型輸入序列畫時(shí)序圖 假定電路初始狀態(tài)00，擬定一典型輸入序列111100000。 CP 1 2 3 4 5 6 7 8 9 A 1 1 1 1 0 0 0 0 0 yQ 1n 2 1n 0

26、 Qy 1n 1 1n 1 Q1 Q0 0 0 1 1 1 1 1 0 1 0 0 1 0 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 6.2 同步同步時(shí)序電路分析時(shí)序電路分析 0 1 1 0 1 1 0 0 A=0 0 0 0 1 1 0 1 1 現(xiàn)態(tài) Q1 Q0 次態(tài) yQ 1n 2 1n 0 Qy 1n 1 1n 1 A=1 1 1 0 0 0 1 1 0 狀態(tài)表 6.2.2 同步時(shí)序邏輯電路分析舉例同步時(shí)序邏輯電路分析舉例 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 3. 擬定一典型輸入序列111100000畫時(shí)序圖 CP 1 2

27、3 4 5 6 7 8 9 A 1 1 1 1 0 0 0 0 0 1 2 3 4 5 6 7 8 9 yQ 1n 2 1n 0 Qy 1n 1 1n 1 Q1 Q0 0 0 1 1 1 1 1 0 1 0 0 1 0 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 CP A 0 0 1 1 Q1 Q0 1 0 Z借位操作 Z進(jìn)位操作 0 1 0 0 0 1 1 0 1 1 0 0 0 1 6.2 同步同步時(shí)序電路分析時(shí)序電路分析 Z 輸出方程：Z=Q0Q1 4. 確定電路的邏輯功能：電路是一個(gè)2位二進(jìn)制數(shù)可逆計(jì)數(shù)器，輸出 Z作為進(jìn)位或借位操作。 6

28、.2.2 同步時(shí)序邏輯電路分析舉例同步時(shí)序邏輯電路分析舉例 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.2 同步同步時(shí)序電路分析時(shí)序電路分析 例6.2.3 分析如 圖所示電路。 解：1. 了解電路組成 3個(gè)D觸發(fā)器組成同步時(shí)序電 路，觸發(fā)。 無輸入信號(hào)，狀態(tài)即輸出。 2. 寫出各方程組 輸出方程組：Z0=Q0，Z1=Q1 ，Z2=Q2 激勵(lì)方程組： 010 QQD 01 QD 12 QD 6.2.2 同步時(shí)序邏輯電路分析舉例同步時(shí)序邏輯電路分析舉例 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.2 同步同步時(shí)序電路分析時(shí)序電路分析 例6.2.3 將激勵(lì)方程組代入D觸發(fā)器的特性

29、方程得狀態(tài)方程組 010 1n 0 QQDQ 01 1n 1 QDQ 12 1n 2 QDQ 3. 列出其狀態(tài)表 012 QQQ 1n 0 1+n 1 1n 2 QQQ 1 1 1 1 1 0 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 0 0 0 狀態(tài)表 1 1 0 1 0 0 0 1 0 0 0 1 1 1 0 1 0 0 0 1 0 0 0 1 畫出其狀態(tài)圖 6.2.2 同步時(shí)序邏輯電路分析舉例同步時(shí)序邏輯電路分析舉例 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.2 同步同步時(shí)序電路分析時(shí)序電路分析 例6.2.3 狀態(tài)圖分析 001、010、100形成閉合回路，

30、正常工作時(shí)狀態(tài)總是按閉合回路 循環(huán)變化，這三個(gè)狀態(tài)構(gòu)成有效序列，稱為有效狀態(tài)。 其余五個(gè)狀態(tài)為無效狀態(tài)。 無論電路的初始狀態(tài)如何，經(jīng)過若干CP脈沖之后，總能進(jìn)入有 效序列，電路具有的這種能力稱為自啟動(dòng)能力自啟動(dòng)能力。 6.2.2 同步時(shí)序邏輯電路分析舉例同步時(shí)序邏輯電路分析舉例 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.2 同步同步時(shí)序電路分析時(shí)序電路分析 例6.2.3 根據(jù)狀態(tài)圖畫出時(shí)序圖 4. 確定其邏輯功能 由狀態(tài)圖可見，電路的有 效狀態(tài)是三位循環(huán)碼； 0 0 1 從時(shí)序圖可看出，電路正 常工作時(shí)，3個(gè)觸發(fā)器的Q 端輪流出現(xiàn)一個(gè)寬度為一 個(gè)CP周期脈沖信號(hào)，循環(huán) 周期為3TC

31、P 電路的功能為脈沖分配器 或節(jié)拍脈沖產(chǎn)生器。 6.2.2 同步時(shí)序邏輯電路分析舉例同步時(shí)序邏輯電路分析舉例 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.2 同步同步時(shí)序電路分析時(shí)序電路分析 米利米利 ( Mealy ) 型和穆爾型和穆爾( Moore )型時(shí)序電路型時(shí)序電路 Mealy型時(shí)序電路： 電路輸出是輸入變量與 觸發(fā)器狀態(tài)的函數(shù)。 即：輸出與輸入有直接 的關(guān)系，輸出方程中含 輸入變量。 例6.2.1是Mealy型 輸出：Y=AQ0Q1 6.2.2 同步時(shí)序邏輯電路分析舉例同步時(shí)序邏輯電路分析舉例 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.2 同步同步時(shí)序電路分析

32、時(shí)序電路分析 米利米利 ( Mealy ) 型和穆爾型和穆爾( Moore )型時(shí)序電路型時(shí)序電路 Moore型時(shí)序電路： 電路輸出僅僅是觸發(fā)器 狀態(tài)的函數(shù)。 即：輸出與輸入沒有直 接的關(guān)系，輸出方程中 不含輸入變量。 例6.2.2是Moore型 輸出：Z =Q0Q1 例6.2.3是特殊Moore型， 狀態(tài)就是輸出。 6.2.2 同步時(shí)序邏輯電路分析舉例同步時(shí)序邏輯電路分析舉例 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.2 同步同步時(shí)序電路分析時(shí)序電路分析 米利米利 ( Mealy ) 型和穆爾型和穆爾( Moore )型時(shí)序電路型時(shí)序電路 Mealy型、 Moore型時(shí)序電路的狀

33、態(tài)表和狀態(tài)圖略有區(qū)別。 例6.2.2 Moore型狀態(tài)圖 00/001/0 10/011/1 0 0 0 0 1 1 1 1 Q1Q0/Z A 0001 1011 0/0 1/0 1/1 1/0 0/0 1/0 Q1Q0 A/Y 0/0 0/0 例6.2.1 Mealy型狀態(tài)圖 6.2.2 同步時(shí)序邏輯電路分析舉例同步時(shí)序邏輯電路分析舉例 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.2 同步同步時(shí)序電路分析時(shí)序電路分析 米利米利 ( Mealy ) 型和穆爾型和穆爾( Moore )型時(shí)序電路型時(shí)序電路 Mealy型、 Moore型時(shí)序電路的狀態(tài)表和狀態(tài)圖略有區(qū)別。 0 0/0 0

34、1/0 1 0/0 1 1/0 0 1/0 1 0/0 1 1/0 0 0/1 例6.2.1 Mealy型狀態(tài)表 A=0 0 0 0 1 1 0 1 1 現(xiàn)態(tài) Q1 Q0 次態(tài) yQ 1n 2 1n 0 QQ 1n 1 1n 1 A=1 /Y 0 1 1 0 1 1 0 0 1 1 0 0 0 1 1 0 A=0 0 0 0 1 1 0 1 1 現(xiàn)態(tài) Q1 Q0 次態(tài) yQ 1n 2 1n 0 Q y 1n 1 1n 1 A=1 例6.2.2 Moore型狀態(tài)表 Z 0 0 0 1 6.2.2 同步時(shí)序邏輯電路分析舉例同步時(shí)序邏輯電路分析舉例 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作

35、同步時(shí)序邏輯電路的 設(shè)計(jì)是分析的逆過程 ，其任務(wù)是根據(jù)實(shí)際 邏輯問題的要求，設(shè) 計(jì)出能實(shí)現(xiàn)給定邏輯 功能的電路。 設(shè)計(jì)目標(biāo)：使用盡可 能少觸發(fā)器和邏輯門 實(shí)現(xiàn)預(yù)定邏輯功能。 形成原始狀態(tài)圖和原始狀態(tài)表 設(shè)計(jì)的一般步驟設(shè)計(jì)的一般步驟 設(shè)計(jì)要求 分析設(shè)計(jì)要求 求出最簡狀態(tài)表 狀態(tài)化簡 得到二進(jìn)制狀態(tài)表 狀態(tài)編碼 求出激勵(lì)函數(shù)和輸 出函數(shù)最簡表達(dá)式 選擇觸發(fā)器類型 畫邏輯電路圖 6.3 同步時(shí)序電路設(shè)計(jì)同步時(shí)序電路設(shè)計(jì)6.3.1 設(shè)計(jì)同步時(shí)序電路一般步驟設(shè)計(jì)同步時(shí)序電路一般步驟 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.3 同步時(shí)序電路設(shè)計(jì)同步時(shí)序電路設(shè)計(jì) (1). 根據(jù)給定的邏輯功能建

36、立原始狀態(tài)圖和原始狀態(tài)表； 明確電路的輸入條件和相應(yīng)的輸出要求，分別確定輸入變量和輸出 變量的數(shù)目和符號(hào)； 找出所有可能的狀態(tài)和狀態(tài)轉(zhuǎn)換之間的關(guān)系建立原始狀態(tài)圖。 根據(jù)原始狀態(tài)圖建立原始狀態(tài)表。 (2). 狀態(tài)化簡消去多余狀態(tài)，求出最簡狀態(tài)表。 (3). 狀態(tài)編碼 給每個(gè)狀態(tài)賦以二進(jìn)制代碼。 (4). 選擇觸發(fā)器的類型，求出電路的激勵(lì)方程和輸出方程 。 (5). 畫出邏輯圖并檢查自啟動(dòng)能力若不能自啟動(dòng)，要修改設(shè)計(jì)。 實(shí)際設(shè)計(jì)中，并不是每一個(gè)步驟都要執(zhí)行，可根據(jù)具體情況簡化 或省略一些步驟。 6.3.1 設(shè)計(jì)同步時(shí)序電路一般步驟設(shè)計(jì)同步時(shí)序電路一般步驟 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研

37、室制作 6.3 同步時(shí)序電路設(shè)計(jì)同步時(shí)序電路設(shè)計(jì) 有些設(shè)計(jì)要求必須從指定的初始狀態(tài)工作。這時(shí)，應(yīng)利用觸發(fā)器 的直接置0、置1功能，在開始工作前先將電路置為初始狀態(tài)。 手動(dòng)復(fù)位電路 當(dāng)人工按下按鍵，輸出0復(fù) 位進(jìn)入初始狀態(tài)，松開輸 出1復(fù)位結(jié)束。 上電自動(dòng)復(fù)位電路 上電時(shí)電容電壓不能突變，輸 出0復(fù)位進(jìn)入初始狀態(tài)，稍后 輸出1復(fù)位結(jié)束。 6.3.1 設(shè)計(jì)同步時(shí)序電路一般步驟設(shè)計(jì)同步時(shí)序電路一般步驟 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.3 同步時(shí)序電路設(shè)計(jì)同步時(shí)序電路設(shè)計(jì) 關(guān)于觸發(fā)器的激勵(lì)表關(guān)于觸發(fā)器的激勵(lì)表 在時(shí)序邏輯電路設(shè)計(jì)中，要求從已知現(xiàn)態(tài)轉(zhuǎn)移轉(zhuǎn)移到某種次態(tài)，求觸 發(fā)器的激

38、勵(lì)方程。 觸發(fā)器的激勵(lì)表反應(yīng)了觸發(fā)器從現(xiàn)態(tài)Q轉(zhuǎn)移到某種次態(tài)Qn+1時(shí)， 對(duì)輸入信號(hào)的要求。即把現(xiàn)態(tài)和次態(tài)當(dāng)作自變量，把觸發(fā)器的輸入當(dāng) 作因變量。激勵(lì)表可以從功能表導(dǎo)出。 J K Qn+1 功能 0 0 Q 保持 0 1 0 置0 1 0 1 置1 1 1 Q 翻轉(zhuǎn) JK觸發(fā)器功能表 JK觸發(fā)器激勵(lì)表 Q Qn+1 0 0 0 1 1 0 1 1 J K d0 d1 d1 d0 6.3.1 設(shè)計(jì)同步時(shí)序電路一般步驟設(shè)計(jì)同步時(shí)序電路一般步驟 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.3 同步時(shí)序電路設(shè)計(jì)同步時(shí)序電路設(shè)計(jì) 關(guān)于觸發(fā)器的激勵(lì)表關(guān)于觸發(fā)器的激勵(lì)表 觸發(fā)器的激勵(lì)表把現(xiàn)態(tài)和次態(tài)當(dāng)

39、作自變量，把觸發(fā)器的輸入當(dāng)作 因變量。激勵(lì)表可以從功能表導(dǎo)出。 D D觸發(fā)器激勵(lì)表 Q Qn+1 0 0 0 1 1 0 1 1 0 1 0 1 D Qn+1 功能 0 0 置0 1 1 置1 D觸發(fā)器功能表 可以看出D= Qn+1，在用D觸發(fā)器設(shè)計(jì)時(shí)序電路時(shí)，對(duì)應(yīng)觸發(fā)器狀 態(tài)表達(dá)式和激勵(lì)表達(dá)式是一致的。 6.3.1 設(shè)計(jì)同步時(shí)序電路一般步驟設(shè)計(jì)同步時(shí)序電路一般步驟 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.3 同步時(shí)序電路設(shè)計(jì)同步時(shí)序電路設(shè)計(jì)6.3.2 同步時(shí)序邏輯電路同步時(shí)序邏輯電路設(shè)計(jì)設(shè)計(jì)舉例舉例 例6.3.2 設(shè)計(jì)一序列編碼檢測(cè)器。當(dāng)檢測(cè)到輸入信號(hào)出現(xiàn)110序列編碼 時(shí)，輸

40、出信號(hào)為1，否則輸出信號(hào)為0。 解：本設(shè)計(jì)每一個(gè)步驟都不能少。 首先確定電路模型Mealy型，即110的0一到就輸出1。 (1). 根據(jù)給定的邏輯功能建立原始狀態(tài)圖和原始狀態(tài)表； 確定輸入、輸出變量的數(shù)目和符號(hào)1個(gè)輸入A， 1個(gè)輸出Y ； 找出所有可能的狀態(tài)和狀態(tài)轉(zhuǎn)換之間的關(guān)系建立原始狀態(tài)圖。 首先確定初始狀態(tài)，然后從初始狀態(tài)出發(fā)考慮在各種輸入作用下狀態(tài) 的轉(zhuǎn)移和輸出響應(yīng)，根據(jù)需要記憶的信息增加新的狀態(tài)，只有當(dāng)某個(gè) 狀態(tài)下輸入信號(hào)作用的結(jié)果不能用已有狀態(tài)表示時(shí)，才增加新狀態(tài)。 根據(jù)原始狀態(tài)圖建立原始狀態(tài)表。 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 例6.3.2 設(shè)計(jì)110序列檢測(cè)器

41、6.3 同步時(shí)序電路設(shè)計(jì)同步時(shí)序電路設(shè)計(jì) 建立初始狀態(tài)a狀態(tài) 根據(jù)在各種輸入下需要記憶 的信息增加新的狀態(tài)，確定 各時(shí)刻電路的輸出 a a狀態(tài)： 意義： 無關(guān) 0 1 輸入： 無關(guān)不需新增狀態(tài) 0/0 110的1，需記憶，新增狀態(tài)b b 1/0 b 記憶1 0 10，無關(guān)不需新增狀態(tài) 0/0 1 110的11，需記憶，新增狀態(tài)c c 1/0 c 記憶11 0 110輸出1，需記憶，新增狀態(tài)d d 0/1 1 110的11，狀態(tài)c 1/0 d 記憶110 0 0/0 1 1/0 6.3.2 同步時(shí)序邏輯電路同步時(shí)序邏輯電路設(shè)計(jì)設(shè)計(jì)舉例舉例 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.3

42、 同步時(shí)序電路設(shè)計(jì)同步時(shí)序電路設(shè)計(jì) 根據(jù)原始狀態(tài)圖建立原始狀態(tài)表 a 0/0 b 1/0 0/0 c 1/0 d 0/1 1/0 0/01/0 a/0 a/0 d/1 a/0 b/0 c/0 c/0 b/0 原始狀態(tài)表 A=0 a b c d 現(xiàn)態(tài) S 次態(tài)/輸出 Sn+1/Y A=1 原始狀態(tài)圖 6.3.2 同步時(shí)序邏輯電路同步時(shí)序邏輯電路設(shè)計(jì)設(shè)計(jì)舉例舉例 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.3 同步時(shí)序電路設(shè)計(jì)同步時(shí)序電路設(shè)計(jì) (2). 狀態(tài)化簡求出最簡狀態(tài)表 ； 合并等價(jià)狀態(tài)，消去多余狀態(tài)的過程稱為狀態(tài)化簡。狀態(tài)數(shù)目越少， 需要觸發(fā)器數(shù)目越少，電路越簡單，故要進(jìn)行狀態(tài)化

43、簡。 等價(jià)狀態(tài)：在相同的輸入下有相同的輸出，并轉(zhuǎn)換到同一個(gè)次態(tài)去的 兩個(gè)狀態(tài)稱為等價(jià)狀態(tài)。 從狀態(tài)表進(jìn)行考察 觀察現(xiàn)態(tài)中a和d兩行 可以看出狀態(tài)a、d 是等價(jià)狀態(tài)。 去掉狀態(tài)d，得到最簡狀態(tài)表如圖 常用的狀態(tài)化簡方法有：觀察法、 輸出分類法、隱含表法。 a/0 a/0 d/1 a/0 b/0 c/0 c/0 b/0 原始狀態(tài)表 A=0 a b c d 現(xiàn)態(tài) S 次態(tài)/輸出 Sn+1/Y A=1 a/0 a/0 a/1 b/0 c/0 c/0 最簡狀態(tài)表 A=0 a b c 現(xiàn)態(tài) S 次態(tài)/輸出 Sn+1/Y A=1 6.3.2 同步時(shí)序邏輯電路同步時(shí)序邏輯電路設(shè)計(jì)設(shè)計(jì)舉例舉例 湖南理工學(xué)院信息

44、與通信工程學(xué)院電子信息教研室制作 6.3 同步時(shí)序電路設(shè)計(jì)同步時(shí)序電路設(shè)計(jì) (3). 狀態(tài)編碼對(duì)每一個(gè)狀態(tài)指定一個(gè)二進(jìn)制編碼。 最簡狀態(tài)表的狀態(tài)是用字母或數(shù)字表示，為了和電路中觸發(fā)器的 狀態(tài)對(duì)應(yīng)，其狀態(tài)必須用二進(jìn)制代碼表示。 采用狀態(tài)編碼方案不同，設(shè)計(jì)出來電路的復(fù)雜程度不同。 狀態(tài)編碼的任務(wù)： 、確定二進(jìn)制代碼的位數(shù)。由于1個(gè)觸發(fā)器只能表示1位二進(jìn)制碼， 所以若需要n位二進(jìn)制代碼，就需要n個(gè)觸發(fā)器。 若狀態(tài)數(shù)為M，觸發(fā)器的個(gè)數(shù)為n，則滿足： 2n-1 n tpd 6.5.2 計(jì)數(shù)器計(jì)數(shù)器 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.5 若干典型時(shí)序邏輯集成電路若干典型時(shí)序邏輯集成電路

45、 典型集成電路 中規(guī)模集成電路74HC/HCT393中集成 了兩個(gè)4位異步二進(jìn)制加1計(jì)數(shù)器，在 5V、25工作條件下，74HC/HCT393 中每級(jí)觸發(fā)器的傳輸延遲時(shí)間典型值為 6ns。 下降沿觸發(fā)，具有直接清0端 可以將1Q3與2CP連接，從1CP輸入計(jì)數(shù) 脈沖，構(gòu)成8位異步二進(jìn)制加1計(jì)數(shù)器， 即256進(jìn)制加1計(jì)數(shù)器。 74HC393邏輯符號(hào) 6.5.2 計(jì)數(shù)器計(jì)數(shù)器 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.5 若干典型時(shí)序邏輯集成電路若干典型時(shí)序邏輯集成電路 (2) 同步二進(jìn)制計(jì)數(shù)器 為了提高計(jì)數(shù)速度，可采用同步計(jì)數(shù)器。其特點(diǎn)是，計(jì)數(shù)脈沖作 為時(shí)鐘信號(hào)同時(shí)接入各觸發(fā)器的時(shí)鐘輸

46、入端。當(dāng)計(jì)數(shù)脈沖到來時(shí)，所 有應(yīng)該翻轉(zhuǎn)的觸發(fā)器同時(shí)翻轉(zhuǎn)，而保持不變的觸發(fā)器保持狀態(tài)不變。 同步計(jì)數(shù)器的每一個(gè)觸發(fā)器相對(duì)于計(jì)數(shù)脈沖都只有1tpd的延時(shí)，由 于不存在異步計(jì)數(shù)器進(jìn)位造成的延時(shí)時(shí)間積累，所以能取得較高的計(jì) 數(shù)速度。 6.5.2 計(jì)數(shù)器計(jì)數(shù)器 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.5 若干典型時(shí)序邏輯集成電路若干典型時(shí)序邏輯集成電路 工作原理 電路的狀態(tài)變化如表 一種設(shè)計(jì)方案是采用T觸發(fā)器， 觸發(fā)器需要翻轉(zhuǎn)時(shí)，T=1， 觸發(fā)器不需要翻轉(zhuǎn)時(shí)， T=0。 Q0在每個(gè)CP都翻轉(zhuǎn)一次， T0 =1 Q1僅在Q0=1后的下一個(gè)CP到來 時(shí)翻轉(zhuǎn)， T1 = Q0 Q2僅在Q1Q0=

47、11后的下一個(gè)CP到 來時(shí)翻轉(zhuǎn)， T2 = Q1Q0 Q3僅在Q2Q1Q0=111后的下一個(gè) CP到來時(shí)翻轉(zhuǎn)， T3 = Q2Q1Q0 0123 QQQQ 0 0 0 0 0 0 1 0 0 0 1 0 2 0 0 1 0 0 3 0 0 1 1 0 4 0 1 0 0 0 5 0 1 0 1 0 6 0 1 1 0 0 7 0 1 1 1 0 8 1 0 0 0 0 9 1 0 0 1 0 10 1 0 1 0 0 11 1 0 1 1 0 12 1 1 0 0 0 13 1 1 0 1 0 14 1 1 1 0 0 15 1 1 1 1 1 16 0 0 0 0 0 進(jìn)位 輸出 計(jì)數(shù) 順序

48、 電路狀態(tài) 6.5.2 計(jì)數(shù)器計(jì)數(shù)器 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.5 若干典型時(shí)序邏輯集成電路若干典型時(shí)序邏輯集成電路 工作原理 采用D觸發(fā)器構(gòu)成T觸發(fā)器，T=1，觸發(fā)器翻轉(zhuǎn)，T=0，觸發(fā)器保持。 因?yàn)?A1A 00 1n 00 QDQ , 1T A0A 翻轉(zhuǎn)翻轉(zhuǎn) 00 1n 00 QDQ , 0T 保持保持 6.5.2 計(jì)數(shù)器計(jì)數(shù)器 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.5 若干典型時(shí)序邏輯集成電路若干典型時(shí)序邏輯集成電路 工作原理 采用T觸發(fā)器，觸發(fā)器需要翻轉(zhuǎn)時(shí)，T=1，否則T=0。 CE使能端 CE=1， T0=1 開始計(jì)數(shù) CE=0，停 止計(jì)數(shù)

49、 0 1n 0 QQ 6.5.2 計(jì)數(shù)器計(jì)數(shù)器 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.5 若干典型時(shí)序邏輯集成電路若干典型時(shí)序邏輯集成電路 典型集成電路74LVC161 6.5.2 計(jì)數(shù)器計(jì)數(shù)器 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.5 若干典型時(shí)序邏輯集成電路若干典型時(shí)序邏輯集成電路 典型集成電路74LVC161 引腳說明 時(shí)鐘脈沖CP： 計(jì)數(shù)脈沖，也是觸發(fā)器時(shí)鐘脈沖； 異步異步清0 CR：CR=0， Q3Q2Q1Q0 = 0000，優(yōu)先級(jí)最 高，正常工作時(shí)CR=1； 并行置數(shù)使能PE：CP到達(dá)前=0，CP到達(dá)時(shí)Q3Q2Q1Q0 = D3D2D1D0 ， 實(shí)現(xiàn)

50、預(yù)置功能，即在計(jì)數(shù)前給定一個(gè)初始值，次高優(yōu)先級(jí)；同步預(yù)置同步預(yù)置； 數(shù)據(jù)輸入端D3D2D1D0 ：并行輸入的數(shù)據(jù) ； 計(jì)數(shù)使能CEP和CET：當(dāng)CEPCET=1， CP到達(dá)時(shí)進(jìn)行一次計(jì)數(shù)； 計(jì)數(shù)輸出Q3Q2Q1Q0 ：4個(gè)觸發(fā)器的Q端狀態(tài)輸出； 進(jìn)位信號(hào)TC：只有當(dāng)CET=1且Q3Q2Q1Q0 = 1111時(shí)，TC=1，表明下一個(gè) CP到達(dá)時(shí)將會(huì)有進(jìn)位發(fā)生。 6.5.2 計(jì)數(shù)器計(jì)數(shù)器 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.5 若干典型時(shí)序邏輯集成電路若干典型時(shí)序邏輯集成電路 典型集成電路74LVC161 電路說明( 以FF0為例 ) PE=0，2選1數(shù)據(jù)選擇器左邊與門打開 FF

51、0的1D=D0，在CP到達(dá)時(shí)進(jìn)行并行預(yù) 置；即Q0 = D0 PE=1，2選1數(shù)據(jù)選擇器右邊與門打開 FF0的1D=(CEPCET) Q0 ，計(jì)數(shù)功能； 即當(dāng)CEPCET=1，CP到達(dá)時(shí)進(jìn)行一次 翻轉(zhuǎn)。 0 1 1 0 1 6.5.2 計(jì)數(shù)器計(jì)數(shù)器 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.5 若干典型時(shí)序邏輯集成電路若干典型時(shí)序邏輯集成電路 典型集成電路74LVC161 時(shí)序要求 要求PE在CP到達(dá)前建立穩(wěn)定的低電 平，且要求并行輸入數(shù)據(jù)D3D2D1D0在 CP到達(dá)前穩(wěn)定，其最短提前時(shí)間為 建立時(shí)間tSU， 要求計(jì)數(shù)使能CEP和CET在CP到達(dá) 前至少一個(gè)建立時(shí)間tSU內(nèi)保持高電

52、平， 才能在CP到達(dá)時(shí)進(jìn)行一次計(jì)數(shù)； 6.5.2 計(jì)數(shù)器計(jì)數(shù)器 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.5 若干典型時(shí)序邏輯集成電路若干典型時(shí)序邏輯集成電路 典型集成電路 74LVC161時(shí)序圖 異步清0 同步并行置數(shù) 計(jì)數(shù) 保持 0 0 0 0 0 0 1 1 0 0 1 1 1 0 1 1 0 1 1 1 1 1 1 1 6.5.2 計(jì)數(shù)器計(jì)數(shù)器 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.5 若干典型時(shí)序邏輯集成電路若干典型時(shí)序邏輯集成電路 #數(shù)計(jì)HHHH L持保LHH #持保LHH #D0D1D2D3 D0D1D2D3 LH LLLLLL TC Q0Q1Q2Q3

53、D0D1D2D3 CPCETCEP 進(jìn) 位 計(jì) 數(shù)預(yù)置數(shù)據(jù)輸入 時(shí) 鐘 使能 預(yù) 置 清 零 輸 出輸 入 PECR 74LVC161邏輯功能表邏輯功能表 6.5.2 計(jì)數(shù)器計(jì)數(shù)器 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.5 若干典型時(shí)序邏輯集成電路若干典型時(shí)序邏輯集成電路 例6.5.1 試用74LVC161構(gòu)成模216的同步二進(jìn)制計(jì)數(shù)器。 集成電路應(yīng)用的關(guān)鍵是利用引腳作用進(jìn)行連接，實(shí)現(xiàn)正確的功能。 計(jì)數(shù)：當(dāng)CEPCET=1， CP到達(dá)時(shí)進(jìn)行一次計(jì)數(shù)； 進(jìn)位信號(hào)TC：只有當(dāng)CET=1且Q3Q2Q1Q0 = 1111時(shí)，TC=1。 1 000 0 0 0 00 0 0 00 0 0

54、 00 0 0 0 1 0 0 00 0 0 00 0 0 00 0 0 0 6.5.2 計(jì)數(shù)器計(jì)數(shù)器 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.5 若干典型時(shí)序邏輯集成電路若干典型時(shí)序邏輯集成電路 Q3Q2Q1Q0 =1111，TC0=1， CET1=CEP1=1， CPIC0 、IC1計(jì)數(shù)1次； Q7Q6Q5Q4Q3Q2Q1Q0 =11111111，TC0=1， CET1=CEP1=1 ，TC1=1， CET2=1，CEP2=1， CP IC0 、IC1 、IC2計(jì)數(shù)1次； 1 1 1 10 0 0 00 0 0 00 0 0 0 1 100 0 0 0 01 0 0 00 0

55、 0 00 0 0 0 1 1 1 11 1 1 10 0 0 00 0 0 0 0 0 0 00 0 0 01 0 0 00 0 0 0 01 6.5.2 計(jì)數(shù)器計(jì)數(shù)器 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.5 若干典型時(shí)序邏輯集成電路若干典型時(shí)序邏輯集成電路 Q3Q2Q1Q0 =1111，TC0=1， Q11Q10Q9Q8 =1111，由于CET2=0，TC2=0， CP到IC0 、IC1計(jì)數(shù)1次，但I(xiàn)C3不計(jì)數(shù)； Q11Q10Q9Q8 Q7Q6Q5Q4 Q3Q2Q1Q0 =111111111111，TC0=1，TC1=1， TC2=1， CP IC0 、IC1 、IC2

56、、IC3計(jì)數(shù)1次。 1 1 1 10 0 0 01 1 1 10 0 0 0 1 100 0 0 0 01 0 0 01 1 1 10 0 0 0 1 1 1 11 1 1 11 1 1 10 0 0 0 0 0 0 00 0 0 00 0 0 01 0 0 0 011 6.5.2 計(jì)數(shù)器計(jì)數(shù)器 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.5 若干典型時(shí)序邏輯集成電路若干典型時(shí)序邏輯集成電路 2. 非二進(jìn)制計(jì)數(shù)器非二進(jìn)制計(jì)數(shù)器 (1) 異步二十進(jìn)制計(jì)數(shù)器 二進(jìn)制計(jì)數(shù)器 例6.4.2分析的 五進(jìn)制計(jì)數(shù)器 74HC390就是這樣的結(jié)構(gòu) 6.5.2 計(jì)數(shù)器計(jì)數(shù)器 湖南理工學(xué)院信息與通信工程

57、學(xué)院電子信息教研室制作 6.5 若干典型時(shí)序邏輯集成電路若干典型時(shí)序邏輯集成電路 例6.5.2 將74HC390分別作、連接，試分析它們的邏輯輸出狀態(tài)。 連接是從二進(jìn)制的輸入端輸入從二進(jìn)制的輸入端輸入，將二進(jìn)制輸出接到五進(jìn)制的輸入。 CP 6.5.2 計(jì)數(shù)器計(jì)數(shù)器 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 例6.5.2 將74HC390作連接分析 模2計(jì)數(shù)：CP從CP0輸入，輸出Q0 。 模5計(jì)數(shù)： CP從CP1輸入，輸出Q3Q2Q1 。 作連接Q0與CP1連接， CP從CP0輸入，輸出Q3Q2Q1Q0 模10計(jì)數(shù)，輸出為8421碼。 Q1 Q2 Q3 1 2 3 4 5 6 7 8

58、9 10 11 12 13 14 15 Q0 CP0 CP1 0 0 0 1 2 3 4 5 6 7 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 0 0 0 1 0 1 1 0 0 0 1 0 0 0 1 0 0 0 1 0 6.5 若干典型時(shí)序邏輯集成電路若干典型時(shí)序邏輯集成電路 000000010010 00110100 01010110 011110001001 6.5.2 計(jì)數(shù)器計(jì)數(shù)器 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.5 若干典型時(shí)序邏輯集成電路若干典型時(shí)序邏輯集成電路 例6.5.2 將74HC390分別作、連接，試分析它們的邏輯輸出狀態(tài)。

59、 連接是從五進(jìn)制的輸入端輸入從五進(jìn)制的輸入端輸入，將五進(jìn)制輸出接到二進(jìn)制的輸入。 CP 6.5.2 計(jì)數(shù)器計(jì)數(shù)器 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 例6.5.2 將74HC390作連接分析 模5計(jì)數(shù)：CP從CP1輸入，輸出Q3Q2Q1 。 模2計(jì)數(shù)： CP從CP0輸入，輸出Q0。 作 連接Q3與CP0連接， CP從CP1輸入，輸出Q0Q3Q2Q1 模10計(jì)數(shù)，輸出為5421碼。 6.5 若干典型時(shí)序邏輯集成電路若干典型時(shí)序邏輯集成電路 Q1 Q2 Q3 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 CP1 0 0 0 1 0 0 0 1 0 1 1 0

60、 0 0 1 0 0 0 1 0 0 0 1 0 1 1 0 0 0 1 0 0 0 1 0 0 0 1 0 1 1 0 0 0 1 0 0 0 Q0 0 0 0 0 0 1 1 1 1 1 0 0 0 0 0 1 CP0 000000010010 00110100 10001001 101010111100 10分頻 5分頻 6.5.2 計(jì)數(shù)器計(jì)數(shù)器 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 6.5 若干典型時(shí)序邏輯集成電路若干典型時(shí)序邏輯集成電路 計(jì)數(shù)順 序 連接方式1(8421碼)連接方式2(5421碼) Q3Q2Q1Q0Q0Q3Q2Q1 000000000 100010001