基于QuartusⅡ的LED驅(qū)動(dòng)

1、目 錄一實(shí)驗(yàn)?zāi)康?3二實(shí)驗(yàn)內(nèi)容 3三實(shí)驗(yàn)原理 3四實(shí)驗(yàn)步驟 4五實(shí)驗(yàn)結(jié)果 10六心得體會(huì) 13七參考文獻(xiàn) 14八評(píng)分表 15一、實(shí)驗(yàn)?zāi)康?1.熟悉并了解quartus11開發(fā)軟件的操作過程. 2.熟練掌握quartus11開發(fā)軟件的應(yīng)用. 3.通過利用quartus11完成led驅(qū)動(dòng)的實(shí)驗(yàn)，檢驗(yàn)是否掌握了quartus11開發(fā)軟件.二、實(shí)驗(yàn)內(nèi)容本實(shí)驗(yàn)的內(nèi)容是建立可用控制led亮/滅的簡單硬件電路，要求控制18個(gè)led燈實(shí)現(xiàn)以下功能：1.從兩邊往中間逐個(gè)亮：全滅； 2.從中間往兩邊逐個(gè)亮：全滅； 3.循環(huán)執(zhí)行上述過程；三、實(shí)驗(yàn)原理fpga器件同單片機(jī)一樣為用戶提供了許多靈活獨(dú)立的輸入/輸出i/o

2、口。fpga每個(gè)i/o口可以配置為輸入、輸出、雙向i/o、集電極開路和三態(tài)門等各種組態(tài)。做輸出口時(shí)fpga的i/o口可以吸收最大為24ma的電流可以直接驅(qū)動(dòng)發(fā)光二極管led等器件。所以只要正確分配并鎖定引腳后在相應(yīng)的引腳上輸出低電平“0”就可實(shí)現(xiàn)點(diǎn)亮該發(fā)光二極管的功能。四、實(shí)驗(yàn)步驟1、使用quartus建立工程 （1）打開quartus軟件并建立工程 打開quartus軟件軟件界面如圖所示。下圖中第一欄用于指定工程所在的工作庫文件夾第二欄用于指定工程名，工程名可以取任何名字，也可以直接用頂層文件的實(shí)體名作為工程名。 第三欄用于至頂層文件的實(shí)體名。 單擊next進(jìn)入圖所示對話框。由于是新建工程暫

3、無輸入文件。單擊next進(jìn)入下圖所示對話框。該對話框中指定目標(biāo)器件，這里我們選擇的是quicksopc核心板上用的acexk系列的ep1cout1c100-3單擊next進(jìn)入圖所示對話框。從對話框中,可以看到工程文件配置信息報(bào)告。單擊finish完成新建工程的建立。（2）建立圖形設(shè)計(jì)文件 在quartus主界面中，選擇filenew打開如圖所示對話框。 在圖所示的對話框中選擇block diagram/schematic file,單擊ok建立一個(gè)空的圖形設(shè)計(jì)文件默認(rèn)名為block1.bdf。 在quartus主界面中選擇filesave as打開將bdf文件存盤的對話框如圖所示。在該對話框中

4、接受默認(rèn)的文件名，并選中add file to current project選項(xiàng)，使該文件添加到工程中。 至此，便完成了頂層模塊的建立。2、quartus工程設(shè)計(jì) 1在verilog hdl 文件中編寫源程序 在新建verilog hdl源程序文件輸入程序代碼并保存。程序的模塊名應(yīng)與文件名一致， 對該verilog hdl文件進(jìn)行編輯預(yù)處理，具體操作如下 如圖所示，在quartus主界面的project navigator窗口中選擇file,右鍵單擊led.v文件，在彈出的快捷菜單中單擊set at top-level entity選項(xiàng)，將led.v設(shè)置為頂層實(shí)體 在quartus主界面中選

5、擇processingstartstart analysis&synthesis進(jìn)行綜合編譯。3、設(shè)置編譯選項(xiàng)并編譯硬件系統(tǒng) （1）設(shè)置編譯選項(xiàng) 在下圖左邊框中選擇相應(yīng)的設(shè)置選項(xiàng)進(jìn)行設(shè)置。本實(shí)驗(yàn)采用默認(rèn)的編譯設(shè)置，不進(jìn)行任何修改。 （2）編譯硬件系統(tǒng) 如圖所示，在project navigator窗口中選擇file,右鍵單擊led_test.bdf文件，在彈出的快捷菜單中單擊set at top-level entity選項(xiàng)，將led_test.bdf設(shè)置為頂層實(shí)體 在quartus主界面下，選擇processingstart compilation進(jìn)行全程編譯，也可以選擇工具欄上的啟動(dòng)編譯。

6、若在編譯過程中發(fā)現(xiàn)錯(cuò)誤，找出并更正錯(cuò)誤，直至編譯成功為止。編譯結(jié)果顯示在compilation report窗口中。（3）查看編譯報(bào)告 編譯結(jié)束后對話框顯示消息“full compilation was successful”,單擊ok進(jìn)入compilation report窗口，如圖所示。五、實(shí)驗(yàn)結(jié)果1.進(jìn)行以上操作后，對程序進(jìn)行rtl操作.得到以下圖：2.波形仿真（1）選擇菜單fieldnew，再選擇other files頁面中的vector waveform file.(2) 選擇菜單view_utility windows node finder ,得到波形編輯窗口.3.（1）給輸出賦

7、值（2）保存賦值后的圖形（3）選擇菜單processing_start simulation 進(jìn)行仿真六、心得體會(huì)1.畫原理圖時(shí)，如果想讓兩根沒有連接在一起的線連接起來，不僅可以用引線，還可以分別單擊兩根線，使它突出顯示，然后就可以輸入相同的標(biāo)號(hào)。比如，想讓74374的d1腳跟74248的a腳連接起來，就可以分別在兩腳上引出一段線，然后，分別單擊，使線突出顯示，然后分別輸入“q0”，然后回車，那么，在編譯的時(shí)候，quartus ii 就會(huì)認(rèn)為它們是連接起來了的。同理，如果想讓一根總線跟74374的d0d7的8根引腳連接起來的話，也可以使用同樣的方法：在d0處單擊輸入q0、在d1處單擊輸入q1、

8、在d2處.d7輸入q7。然后在總線處單擊輸入q7.0,那么，編譯時(shí)就會(huì)認(rèn)為它們是連接了的。2.畫頂層原理圖的時(shí)候，要在“project”下的“add/remove files in project”中加入需要的低層.bdf文件，這樣編譯就不會(huì)出錯(cuò)了。3.畫好原理圖后，想要進(jìn)行仿真的話，創(chuàng)建.vwf文件后，可以先進(jìn)行忽略信號(hào)間的延時(shí)的functional仿真，然后點(diǎn)擊“generate functional simulation netlist”，然后把“overwrite simulation input file with simulation results”前面的“v”選上。然后點(diǎn)擊“start”就ok了。4.最后就是多練練.七、參考文獻(xiàn)【1】王金明,數(shù)字系統(tǒng)設(shè)