畢業(yè)設(shè)計（論文）基于NIOS虛擬頻譜分析儀

1、分類號 tn431.2 單位代號10642 密 級 公 開 學(xué) 號重慶文理學(xué)院學(xué)士學(xué)位論文 基于nios虛擬頻譜分析儀 論文作者： 指導(dǎo)教師： 學(xué)科專業(yè)： 電子信息科學(xué)與技術(shù)提交論文日期： 2010 年 10 月 日 論文答辯日期： 2010 年 11 月 5日 學(xué)位授予單位：重慶文理學(xué)院中 國 重 慶2010 年11月graduation thesis of chongqing university of arts and sciencesvirtual spectrum analyzer based on nioscandidate: cheng pengyusupervisor: yan

2、g shouliangmajor: electronic information science and technologycollege of electron & electrical engineeringchongqing university of arts and sciencesnovember, 2010重慶文理學(xué)院本科生畢業(yè)論文 目錄目 錄摘 要iabstractii1 緒論11.1選題目的和意義11.2頻譜分析儀現(xiàn)狀研究12 系統(tǒng)設(shè)計與簡介22.1 系統(tǒng)總體設(shè)計22.2fpga、nios和nios-uart簡介32.2.1 fpga簡介32.2.2 nios軟核處理器簡介

3、42.2.3 nios-uart簡介53實驗電路設(shè)計53.1 nios 模塊定制53.2 quartus中硬件電路的搭建83.3 max232電平轉(zhuǎn)換芯片93.4 adc0809硬件電路的設(shè)計93.4.1 adc0809芯片的內(nèi)部邏輯結(jié)構(gòu)103.4.2 adc0809芯片的外部結(jié)構(gòu)103.4.3 adc0809芯片的使用說明114 quartus 2、sopc builder和nios ide軟件說明124.1 quartus 2 軟件說明124.2 sopc builder 說明124.3 nios ide軟件說明125軟硬件調(diào)試結(jié)果和數(shù)據(jù)分析135.1 輸入120hz的三角波信號135.2

4、輸入120hz的正弦信號155.3輸入頻譜分析典型方波信號176 設(shè)計總結(jié)24參考文獻25致謝26重慶文理學(xué)院本科生畢業(yè)論文 中文摘要摘 要快速傅立葉變換算法的出現(xiàn)為頻譜分析的數(shù)字化處理提供了理論基礎(chǔ)。針對目前一些機械、噪聲、音頻等方面的信號，這種信號指標要求不是太高，制作成本較低的頻譜儀作為教學(xué)儀器十分有必要7。為此，現(xiàn)設(shè)計一種便攜式頻譜分析儀。傳統(tǒng)的頻譜分析儀采用fft的實現(xiàn)方法有軟件法和硬件法，本設(shè)計主控芯片采用altera公司的cyclone一代fpga芯片，結(jié)合niosii軟核做主控芯片。數(shù)據(jù)采集采用adc0809對信號進行采樣然后通過rs232傳送到計算機，通過康芯公司上位機頻譜分

5、析軟件軟件實現(xiàn)虛擬頻譜分析。實驗結(jié)果表明能對采集到的信號進行準確的頻譜分析，設(shè)計有一定的實用和推廣性。關(guān)鍵詞：虛擬頻譜分析，軟核niosii，fpga應(yīng)用，ad轉(zhuǎn)換，串口通信。 abstractthe emergence of fast fourier transform algorithm for the spectral analysis of the digital processing provides a theoretical basis. for the current number of machinery, noise, audio and other aspects of

6、the signal, the signal indicator requirements are not too high, lower production costs as a teaching instrument spectrum analyzer is necessary. to do this, is to design a portable spectrum analyzer. the traditional fft spectrum analyzer with a software implementation method method method and hardwar

7、e, the design of the master chip generation altera cyclone fpga chip companies, combined with soft-core to do the master chip niosii. data acquisition using adc0809 samples the signal and then transmitted to the computer via rs232 by pc kang core company software software virtual spectrum analysis s

8、pectrum analysis. the results show that the signal can be accurately collected spectrum analysis, design and promotion of certain practical.keyword: virtual spectrum analysis,soft-core niosii,fpga applications,ad converter,serial communication.i2011屆電子信息科學(xué)與技術(shù)專業(yè)學(xué)士學(xué)位論文1 緒論1.1選題目的和意義隨著科學(xué)技術(shù)的快速發(fā)展，電子技術(shù)也受到

9、了越來越多的關(guān)注，而它的發(fā)展離不開測試技術(shù)，頻譜分析作為測試技術(shù)中一個重要的組成部分，就需要我們更多的關(guān)注。在不同的應(yīng)用環(huán)境下采用不同的頻譜分析儀來進行測試具有重要的意義。本文設(shè)計的虛擬數(shù)字頻譜分析儀主要是針對一些機械、噪聲、音頻等方面的信號，對于這種指標要求不是太高、成本較低的頻譜儀作為教學(xué)儀器是非常合適的。本文正是基于這種目的設(shè)計此虛擬數(shù)字頻譜分析儀。同時隨著微電子技術(shù)、計算機技術(shù)、網(wǎng)絡(luò)通信技術(shù)和軟件技術(shù)的高速發(fā)展,傳統(tǒng)的儀器開始向計算機化的方向發(fā)展。虛擬儀器(vi)概念的產(chǎn)生正是基于這樣一種技術(shù)背景。在測試領(lǐng)域中,頻譜分析儀是一種重要的常用儀器。但是這種儀器的加工工藝復(fù)雜,生產(chǎn)技術(shù)要求高

10、,價格昂貴采用虛擬儀器技術(shù),只需在相應(yīng)的硬件支持下,即可以用軟件編程來實現(xiàn)虛擬頻譜分析儀。基于計算機強大的分析處理功能,可以將一些先進的數(shù)字信號處理方法運用于軟件的設(shè)計中,不斷的增強虛擬儀器的功能。1.2頻譜分析儀現(xiàn)狀研究頻譜分析儀是研究電信號頻譜結(jié)構(gòu)的儀器，用于信號失真度、調(diào)制度、譜純度、頻率穩(wěn)定度和交調(diào)失真等信號參數(shù)的測量，可用以測量放大器和濾波器等電路系統(tǒng)的某些參數(shù)，是一種多用途的電子測量儀器。它又可稱為頻域示波器、跟蹤示波器、分析示波器、諧波分析器、頻率特性分析儀或傅里葉分析儀等?，F(xiàn)代頻譜分析儀能以模擬方式或數(shù)字方式顯示分析結(jié)果,能分析1赫以下的甚低頻到亞毫米波段的全部無線電頻段的電信

11、號。儀器內(nèi)部若采用數(shù)字電路和微處理器，具有存儲和運算功能。傳統(tǒng)的頻譜分析儀的前端電路是一定帶寬內(nèi)可調(diào)諧的接收機,輸入信號經(jīng)變頻器變頻后由低通濾器輸出,濾波輸出作為垂直分量,頻率作為水平分量,在示波器屏幕上繪出坐標圖,就是輸入信號的頻譜圖。由于變頻器可以達到很寬的頻率,例如30hz-30ghz,與外部混頻器配合,可擴展到100ghz以上,頻譜分析儀是頻率覆蓋最寬的測量儀器之一15。無論測量連續(xù)信號或調(diào)制信號,頻譜分析儀都是很理想的測量工具。但是,傳統(tǒng)的頻譜分析儀也有明顯的缺點,它只能測量頻率的幅度,缺少相位信息,因此屬于標量儀器而不是矢量儀器。對于fft處理器的實現(xiàn)，目前通用的方法是采用dsp芯

12、片、專用fft處理芯片和fpga芯片實現(xiàn)。用dsp芯片實現(xiàn)fft的處理速度較慢，不能滿足某些高速信號實時處理的要求；專用的fft處理芯片雖然速度較快，但外圍電路相對復(fù)雜，不易擴展，且價格昂貴。而虛擬頻譜分析儀它利用軟件在微機屏幕上構(gòu)成虛擬儀器面板,在硬件的支持下對信號進行采樣 ,既可以進行實時的信號分析、顯示 ,又可以在離線條件下對存儲的采集結(jié)果進行各種軟件處理。頻譜分析是對各種振動進行特性分析的重要手段，廣泛應(yīng)用于物理學(xué)、自動控制、電子學(xué)、建筑學(xué)以及地震測量等領(lǐng)域。頻譜分析儀是研究信號頻譜特征的儀器，在電子技術(shù)一日千里的今天，它是研究、開發(fā)、調(diào)試維修中的有力武器。從頻譜分析儀的實現(xiàn)方式上可分

13、為模擬式與數(shù)字式兩種方法，近年來出來了新的頻譜分析方法。一是取得信號的數(shù)字化數(shù)據(jù)后，基于dsp芯片進行fft運算得到頻譜，將頻譜傳送給計算機顯示，即硬件實現(xiàn)fft。用硬件實現(xiàn)fft算法，大致有以下幾種方法：通用數(shù)字信號處理器（dsp）,專用的fft處理器，可編程邏輯器件（以fpga 為代表）等9。dsp實現(xiàn)的優(yōu)點是硬件開發(fā)和軟件編程技術(shù)成熟、開發(fā)時間短，缺點是硬件電路復(fù)雜、功耗大，并且存在運行速度和精度之間的矛盾。然而隨著計算機的普及和性能的提高，軟件實現(xiàn)fft變換，利用上位機軟件實現(xiàn)對采集來的數(shù)據(jù)進行頻譜分析變的越來越可靠和方便，軟件采用多線程處理，性能相當不錯，實時響應(yīng)速度非?？?，功能很強

14、大。與硬件設(shè)備相比，它還具有獨到的優(yōu)點：操作、顯示界面友好，可以把測量結(jié)果保存下來。這種頻譜分析儀利用快速傅里葉變換（fft）將被測信號分解成分立的頻率分量，達到與傳統(tǒng)頻譜分析儀同樣的結(jié)果。這種新型的頻譜分析儀采用數(shù)字方法直接由模擬/數(shù)字轉(zhuǎn)換器(adc)對輸入信號取樣，再經(jīng)fft處理后獲得頻譜分布圖。利用fft處理技術(shù)設(shè)計頻譜分析儀有兩種新的實現(xiàn)方法。一是對信號進行數(shù)據(jù)采集(抽樣、ad)，然后通過計算機對數(shù)據(jù)進行快速傅立葉變換(fft)，得出頻譜后在計算機上顯示出來，由于fpga處理數(shù)據(jù)速度快，數(shù)據(jù)不易丟失，可靠性高，還可以通過nios實現(xiàn)高速串口數(shù)據(jù)傳輸，這樣就能對更高頻率的信號進行頻譜分析

15、。通過軟件編寫及硬件配置 ,虛擬儀器可以實現(xiàn)完全由用戶自己定義、適合不同應(yīng)用環(huán)境和對象的各種功能。虛擬儀器技術(shù)在國內(nèi)正處于蓬勃發(fā)展中 ,在測試、測控、教學(xué)、科研等領(lǐng)域獲得了廣泛的應(yīng)用，其優(yōu)越性主要體現(xiàn)在以下幾方面16:(1)可以根據(jù)不同單位各種特殊的要求 ,量身定做各種測量、測試儀器 ,以提高工作效率。(2)可自行開發(fā)軟件來升級各種測量、測試儀器,以適應(yīng)不斷發(fā)展的需求。(3)儀器的核心是軟件 ,虛擬儀器升級周期短,費用低廉。(4)其開放、靈活的架構(gòu)可隨計算機同步發(fā)展 ,與周邊設(shè)備、網(wǎng)絡(luò)互聯(lián)容易。(5)依托計算機強大的資源,虛擬儀器具有很強的數(shù)據(jù)處理、存儲和分析能。2 系統(tǒng)設(shè)計與簡介2.1 系統(tǒng)

16、總體設(shè)計系統(tǒng)由fpga芯片adc0809模數(shù)轉(zhuǎn)換芯片pc機和頻譜分析軟件構(gòu)成，整體框架如下：圖2-1 系統(tǒng)框圖2.2fpga、nios和nios-uart簡介2.2.1 fpga簡介fpga（fieldprogrammable gate array），即現(xiàn)場可編程門陣列，它是在pal、gal、cpld等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（asic）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。fpga結(jié)構(gòu)17:fpga采用了邏輯單元陣列l(wèi)ca（logic cell array）這樣一個概念，內(nèi)部包括可配置邏輯模塊clb（

17、configurable logic block）、輸出輸入模塊iob（input output block）和內(nèi)部連線（interconnect）三個部分。 fpga的基本特點:一、采用fpga設(shè)計asic電路(特定用途集成電路)，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 二、fpga可做其它全定制或半定制asic電路的中試樣片。 三、fpga內(nèi)部有豐富的觸發(fā)器和io引腳。 四、fpga是asic電路中設(shè)計周期最短、開發(fā)費用最低、風險最小的器件之一。五、fpga采用高速chmos工藝，功耗低，可以與cmos、ttl電平兼容。 可以說，fpga芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之

18、一。 fpga是由存放在片內(nèi)ram中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的ram進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時，fpga芯片將eprom中數(shù)據(jù)讀入片內(nèi)編程ram中，配置完成后，fpga進入工作狀態(tài)。掉電后，fpga恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，fpga能夠反復(fù)使用。fpga的編程無須專用的fpga編程器，只須用通用的eprom、prom編程器即可。當需要修改fpga功能時，只需換一片eprom即可。這樣，同一片fpga，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，fpga的使用非常靈活3。2.2.2 nios軟核處理器簡介altera于20

19、00年推出第一代16位nios處理器以來，已經(jīng)交付了13000多套nios開發(fā)套件，nios成為最流行的軟核處理器。剛推出的nios ii系列采用全新的架構(gòu)，比第一代nios具有更高水平的效率和性能。和第一代相比，nios ii核平均占用不到50%的fpga資源，而計算性能增長了1倍。nios ii處理器具有完善的軟件開發(fā)套件，包括編譯器、集成開發(fā)環(huán)境（ide）、jtag調(diào)試器、實時操作系統(tǒng)（rtos）和tcp/ip協(xié)議棧。設(shè)計者能夠用altera quartus ii開發(fā)軟件中的sopc builder系統(tǒng)開發(fā)工具很容易地創(chuàng)建專用的處理器系統(tǒng)，并能夠根據(jù)系統(tǒng)的需求添加nios ii處理器核的

20、數(shù)量10。使用nios ii軟件開發(fā)工具能夠為nios ii系統(tǒng)構(gòu)建軟件，即一鍵式自動生成適用于系統(tǒng)硬件的專用c/c+運行環(huán)境。nios ii集成開發(fā)環(huán)境（ide）提供了許多軟件模板，簡化了項目設(shè)置5。此外，nios ii開發(fā)套件包括兩個第三方實時操作系統(tǒng)（rtos）microc/os-ii(micrium)，nucleus plus(ati/mentor)以及供網(wǎng)絡(luò)應(yīng)用使用的tcp/ip協(xié)議棧。長期以來，altera一直推行嵌入式處理器戰(zhàn)略的原因是，隨著應(yīng)用的asic開發(fā)日益受到成本的困擾，oem日漸轉(zhuǎn)向fpga來構(gòu)建自己的系統(tǒng)。這些系統(tǒng)中絕大多數(shù)需要一個處理器，而altera正是為設(shè)計者提

21、供了為fpga優(yōu)化的靈活的嵌入式處理器方案，可以滿足16位和32位嵌入式處理器市場的需求。估計到2007年，該市場價值將到達110億美元12。在fpga中使用軟核處理器比硬核的優(yōu)勢在于，硬核實現(xiàn)沒有靈活性，通常無法使用最新的技術(shù)。隨著系統(tǒng)日益先進，基于標準處理器的方案會被淘汰，而基于nios ii處理器的方案是基于hdl源碼構(gòu)建的，能夠修改以滿足新的系統(tǒng)需求，避免了被淘汰的命運。將處理器實現(xiàn)為hdl的ip核，開發(fā)者能夠完全定制cpu和外設(shè)，獲得恰好滿足需求的處理器。nios結(jié)構(gòu)框架如下圖所示：圖 2-2 nios框圖2.2.3 nios-uart簡介uart是一種通用串行數(shù)據(jù)總線，用于異步通信

22、。該總線雙向通信，可以實現(xiàn)全雙工傳輸和接收。在嵌入式設(shè)計中，uart用來與pc進行通信，包括與監(jiān)控調(diào)試器和其它器件。uart首先將接收到的并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)來傳輸。消息幀從一個低位起始位開始，后面是7個或8個數(shù)據(jù)位，一個可用的奇偶位和一個或幾個高位停止位。接收器發(fā)現(xiàn)開始位時它就知道數(shù)據(jù)準備發(fā)送，并嘗試與發(fā)送器時鐘頻率同步。如果選擇了奇偶，uart就在數(shù)據(jù)位后面加上奇偶位。奇偶位可用來幫助錯誤校驗。在接收過程中，uart從消息幀中去掉起始位和結(jié)束位，對進來的字節(jié)進行奇偶校驗，并將數(shù)據(jù)字節(jié)從串行轉(zhuǎn)換成并行14。uart也產(chǎn)生額外的信號來指示發(fā)送和接收的狀態(tài)。例如，如果產(chǎn)生一個奇偶錯誤，uart

23、就置位奇偶標志。對于nios ii系統(tǒng) ,可以通過 uart連接pc的串口,進行基于nios ii的sopc系統(tǒng)開發(fā)和軟件調(diào)試。在nios i的uart設(shè)計中采用了ip軟核技術(shù),同以往的設(shè)計方法相比,這種方法不是軟硬件割裂的設(shè)計,也不是在已有硬件基礎(chǔ)上進行單純的軟件編程,而是要兼顧軟件和硬件,根據(jù)目標系統(tǒng)的需求協(xié)同設(shè)計,使得設(shè)計開發(fā)變得比較困難。uart,即通用異步收發(fā)器(universalasynchronous receiver transmitter),一般為通用串行通信接口。由于在兩個設(shè)備間使用串口進行數(shù)據(jù)通訊時需要的連接線少(最簡單的連接只需要三條線),而且相關(guān)的工業(yè)標準rs2232

24、、rs2485、rs2422提供了標準的接口電平規(guī)范。因此，uart在微處理器及嵌入式系統(tǒng)為核心的應(yīng)用系統(tǒng)中得到了廣泛采用。3實驗電路設(shè)計3.1 nios 模塊定制步驟一：sopc builder運行，界面如下圖示圖3-1 nios界面system name中輸入軟核的名字：將其命名為nios0點擊ok后。然后修改時鐘為50mhz。步驟二：構(gòu)建cpu模塊圖3-2 nios模塊點擊后，將出現(xiàn)下圖，返一步我們來選擇軟核得類型。這里給提供了三種類型，niosii/e占用資源最少600-800les，功能也最簡單，速度最慢。nios ii/s占資源比，前者多一些，功能也多了，速度也忚一些nios ii

25、/f占資源最多，功能也最多，速度就快。選擇的時候要根據(jù)你的需求和你的芯片資源來決定。在返里，我選擇 niosii/s，功能和速度都可以得到滿足。下面的 reset vector是復(fù)位后啟動時的memory 類型和偏移量，exceptionvector 是異常情況時的 memory 類型和偏移量?，F(xiàn)在不能能配置。圖3-3nios生成界面步驟三：建立jtag uart jtag uart是實現(xiàn)pc和nios ii系統(tǒng)間的串行通信接口，它用亍字符的輸入輸出，直接點擊 next-finish完成 jtag uart模塊的建立。圖3-4 uart定制界面其中可調(diào)整波特率。波特率表示每秒鐘傳輸?shù)男畔⒘?，?/p>

26、以通過調(diào)整波特率改變信息傳輸?shù)乃俾?。步驟四：添加io口圖3-5 io端口定制界面這里添加兩種端口。一種為八位的數(shù)據(jù)輸入端口，用于接收adc0809轉(zhuǎn)換后的數(shù)據(jù)。列外一種為五個一位的輸出口用于控制adc0809的工作。步驟五：添加偏上sram圖3-6 存儲器定制界面這里選擇片上ram，大小4kb，其他為默認值。步驟六：設(shè)置復(fù)位地址，和程序運行空間自動分配中斷號。完成后如下圖：圖3-7 軟核定制完成后界面3.2 quartus中硬件電路的搭建建立quartus工程后，先建立一個block diagram/schematic file文件，然后調(diào)用先前在sopc builder中建立的nios軟核模

27、塊。然后添加鎖相環(huán)和分配相應(yīng)的引腳。完成后如下圖：圖3-8 電路模塊圖編譯完成后把生成的sof文件下載到fpga目標班上，這件就完成了硬件的開發(fā)。3.3 max232電平轉(zhuǎn)換芯片用于將fpga引腳的電平轉(zhuǎn)換的計算機能識別的電平，也完成與計算機的通信。電路結(jié)構(gòu)如下：圖3-9 串口通信硬件電路3.4 adc0809硬件電路的設(shè)計本設(shè)計采用adc0809作為a/d轉(zhuǎn)換器件，它是采樣分辨率為8位的、微處理機兼容的控制邏輯的cmos組件。其內(nèi)部有一個8通道多路開關(guān)，它可以根據(jù)地址碼鎖存譯碼后的信號，只選通8路模擬輸入信號中的一個進行a/d轉(zhuǎn)換。它是逐次逼近式a/d轉(zhuǎn)換器，可以和fpga直接接口4。3.4

28、.1 adc0809芯片的內(nèi)部邏輯結(jié)構(gòu)由圖3-10可知，adc0809由一個8路模擬開關(guān)、一個地址鎖存與譯碼器、一個a/d轉(zhuǎn)換器和一個三態(tài)輸出鎖存器組成。多路開關(guān)可選通8個模擬通道，允許8路模擬量分時輸入，共用a/d轉(zhuǎn)換器進行轉(zhuǎn)換10。三態(tài)輸出鎖器用于鎖存a/d轉(zhuǎn)換完的數(shù)字量，當oe端為高電平時，才可以從三態(tài)輸出鎖存器取走轉(zhuǎn)換完的數(shù)據(jù)。圖3-10 adc0809芯片的內(nèi)部邏輯結(jié)構(gòu)示意圖3.4.2 adc0809芯片的外部結(jié)構(gòu)adc0809芯片有28條引腳，采用雙列直插式封裝，如圖3-11所示。圖3-11 adc0809芯片的引腳結(jié)構(gòu)示意圖in0in7：8路模擬量輸入端；d0d7：8位數(shù)字量輸出

29、端；a、b、c：3位地址輸入線，用于選通8路模擬輸入中的一路；ale：地址鎖存允許信號，輸入，高電平有效； start： a/d轉(zhuǎn)換啟動脈沖輸入端，輸入一個正脈沖（至少100ns寬）使其啟動（脈沖上升沿使0809復(fù)位，下降沿啟動a/d轉(zhuǎn)換）； eoc： a/d轉(zhuǎn)換結(jié)束信號，輸出，當a/d轉(zhuǎn)換結(jié)束時，此端輸出一個高電平（轉(zhuǎn)換期間一直為低電平）； oe：數(shù)據(jù)輸出允許信號，輸入，高電平有效。當a/d轉(zhuǎn)換結(jié)束時，此端輸入一個高電平，才能打開輸出三態(tài)門，輸出數(shù)字量；clk：時鐘脈沖輸入端。要求時鐘頻率不高于640khz； ref（+）、ref（-）：基準電壓； vcc：電源，5v； gnd：地。3.4.

30、3 adc0809芯片的使用說明使用時，首先輸入3位地址，并使ale=1，將地址存入地址鎖存器中。此地址經(jīng)譯碼選通8路模擬輸入之一到比較器。start上升沿將逐次逼近寄存器復(fù)位。下降沿啟動 a/d轉(zhuǎn)換，之后eoc輸出信號變低，指示轉(zhuǎn)換正在進行。直到a/d轉(zhuǎn)換完成，eoc變?yōu)楦唠娖?，指示a/d轉(zhuǎn)換結(jié)束，結(jié)果數(shù)據(jù)已存入鎖存器，這個信號可用作中斷申請。當oe輸入高電平時，輸出三態(tài)門打開，轉(zhuǎn)換結(jié)果的數(shù)字量輸出到數(shù)據(jù)總線上。電路原理圖如圖3-12所示。 圖3-12 a/d轉(zhuǎn)換電路原理圖4 quartus 2、sopc builder和nios ide軟件說明4.1 quartus 2 軟件說明quart

31、us ii 是altera公司的綜合性pld開發(fā)軟件，支持原理圖、vhdl、veriloghdl以及ahdl（altera hardware description language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整pld設(shè)計流程15。 quartus ii可以在xp、linux以及unix上使用，除了可以使用tcl腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。 quartus ii支持altera的ip核，包含了lpm/megafunction宏功能模塊庫，使用戶可以充分利用成熟的模

32、塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。對第三方eda工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方eda工具。 此外，quartus ii 通過和dsp builder工具與matlab/simulink相結(jié)合，可以方便地實現(xiàn)各種dsp應(yīng)用系統(tǒng)；支持altera的片上可編程系統(tǒng)（sopc）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。4.2 sopc builder 說明sopc builder 是一個自動化的系統(tǒng)開發(fā)工具，它能夠極大地簡化高性能sopc的設(shè)計工作。該工具提供一個直觀的圖形用戶界面。用戶可以通過圖形界面簡化系統(tǒng)的定義工作。由

33、于sopc builder 不需要直接編寫hdl代碼來定義系統(tǒng)，這極大地簡化了系統(tǒng)設(shè)計開發(fā)的時間1。sopcbuilder 為每個單元提供了一個向?qū)?，利用該向?qū)苋菀椎亩x元件的功能。例如通過向?qū)軌蚍浅Ｈ菀椎卦谝粋€設(shè)計加入nios處理器，外設(shè)接口等。為了將微處理器、外圍設(shè)備、存儲器和其他ip核相互連接起來，sopc builder 能夠制動生產(chǎn)片上總線和總線仲裁器等所需的邏輯。通過自動完成以前容易出錯的工作，sopc builder可以節(jié)約幾周甚至幾個月的開發(fā)時間。sopc builder在一個工具中實現(xiàn)了嵌入式系統(tǒng)各方面的開發(fā)，包括軟件的開發(fā)和驗證。4.3 nios ide軟件說明nios

34、 ii集成開發(fā)環(huán)境(ide)是nios ii系列嵌入式處理器的基本軟件開發(fā)工具。所有軟件開發(fā)任務(wù)都可以nios ii ide下完成，包括編輯、編譯和調(diào)試程序。nios ii ide提供了一個統(tǒng)一的開發(fā)平臺，用于所有nios ii處理器系統(tǒng)。僅僅通過一臺pc機、一片altera的fpga以及一根jtag下載電纜，軟件開發(fā)人員就能夠往nios ii 處理器系統(tǒng)寫入程序以及和nios ii處理器系統(tǒng)進行通訊。nios ii ide為軟件開發(fā)提供四個主要的功能5工程管理器:the nios ii ide提供多個工程管理任務(wù)，加快嵌入式應(yīng)用程序的開發(fā)進度。新工程向?qū)?nios ii ide推出了一個新工

35、程向?qū)?，用于自動建立c/c+應(yīng)用程序工程和系統(tǒng)庫工程。采用新工程向?qū)?，能夠輕松地在nios ii ide中創(chuàng)建新工程。軟件工程模板:除了工程創(chuàng)建向?qū)?，nios ii ide還以工程模板的形式提供了軟件代碼實例，幫助軟件工程師盡可能快速地推出可運行的系統(tǒng)。每個模板包括一系列軟件文件和工程設(shè)置。通過覆蓋工程目錄下的代碼或者導(dǎo)入工程文件的方式，開發(fā)人員能夠?qū)⑺麄冏约旱脑创a添加到工程中。軟件組件:nios ii ide使開發(fā)人員通過使用軟件組件能夠快速地定制系統(tǒng)。軟件組件（或者稱為“系統(tǒng)軟件”）為開發(fā)人員提供了一個簡單的方式來輕松地為特定目標硬件配置他們的系統(tǒng)。5軟硬件調(diào)試結(jié)果和數(shù)據(jù)分析5.1 輸入

36、120hz的三角波信號用信號發(fā)生器輸入峰峰值為1-4.5v，頻率為120hz的三角波信號時，在串口調(diào)試工具的代碼窗口中可接收到如下數(shù)據(jù)：表一 三角波數(shù)據(jù)三角波數(shù)據(jù)b0b0b2b3b4b5b7b8b8b9bbbbbdbebfbfc1c2c3c4c5c5c7c8c8cacbcccdceced0d1d2d3d4d5d6d7d9d9d8dbdcdedfe0e1e0e2e3e2e1e0dfde dddcdbdad9d8d7d5d5d3d2d2cfcfcecdcccbcacac8c7c6c5c4c3c2c1c0bfbebdbcbbbab9b8b7b6b3b3b2b2b0b0afadacacaaa9a8a7

37、a6a5a4a3a2a19f9f9e9d9c9b9a999897969594939290908f8e8d8c8a8989878685848281807f7e7d7c從以上數(shù)據(jù)可以的出：當三角波ad轉(zhuǎn)換后最小值平均為3b，3b的轉(zhuǎn)換十進制數(shù)為59。由于ad為八位的ad轉(zhuǎn)換,參考電壓為5伏，可得轉(zhuǎn)換后電壓為256/8*59結(jié)果為1.1伏。峰值平均為e3，e3轉(zhuǎn)換為十進制數(shù)位227。同理可得轉(zhuǎn)換后電壓為256/8*227為4.5伏。誤差約為2%,能基本正確的反映輸入信號的變化。對接收到的數(shù)據(jù)用頻譜分析軟件進行分析，結(jié)果如下圖。圖5-1 單幀頻譜從圖5-1可以看出，圖的上半部分為三角波的單幀頻譜，下半

38、部分為輸入的三角波。輸入信號為頻率為120hz的三角波，從下半部分可以看出信號沒有失真，可以真實的反映輸入信號。從上半部分的頻譜圖可以看出基波的譜線最高，衰減最小，其他諧波依次衰減，能對信號進行準確的頻譜分析。圖5-2 連續(xù)頻譜從圖5-2連續(xù)譜可以看出（其中譜線越亮表示衰減越?。?，譜線在100-110處的譜線最亮，表示衰減越小，其他頻段依次變暗，基本與圖5-1相符，能準確的反映信號的頻譜5.2輸入120hz的正弦信號用信號發(fā)生器輸入峰峰值為1-4.5v，頻率為120hz的正弦波信號時，在串口調(diào)試工具的代碼窗口中可接收到如下數(shù)據(jù)：表二 正弦波數(shù)據(jù)正弦波數(shù)據(jù)e2c67c40478bd1e0a95d

39、3a5eabdfd08846417dc7e2b6683b559fdbd8964e3d6fbee3c1743e4b8fd5dda4583b65afe1cb82434583cde1b0623a59a5ded4904a3f77bfe3bc6e3c4f97d9da9c523b6bb7e3c67c40478bcfe0a95d3a5fabdfd0884641b3e2cc82434485cde0b0623a59a5ded2904a3f77c3e3bc703c4f97d9db9c523b6bb7e3c57c40478bd1e0aa5c3a5fabe1d08846417d從以上數(shù)據(jù)可以的出：當正弦波ad轉(zhuǎn)換后最

40、小值平均為3c，3c的轉(zhuǎn)換十進制數(shù)為60。由于ad為八位的ad轉(zhuǎn)換,參考電壓為5伏，可得轉(zhuǎn)換后電壓為256/8*60結(jié)果為1.1伏。峰值平均為e1，e1轉(zhuǎn)換為十進制數(shù)位225。同理可得轉(zhuǎn)換后電壓為256/8*225為4.4伏。誤差約為2%,能正確的反映輸入信號。對接收到的數(shù)據(jù)用頻譜分析軟件進行分析，結(jié)果如下圖。圖5-3 單幀頻譜從圖5-3可以看出，圖的上半部分為正弦波的單幀頻譜，下半部分為輸入的正弦波。輸入信號為頻率為120hz的正弦波，從下半部分可以看出信號沒有失真，可以真實的反映輸入信號。從上半部分的頻譜圖可以看出基波在110-130處有單一的譜線，其他頻段衰減很大，基本沒有信號，能對信號

41、進行準確的頻譜分析。圖5-4 連續(xù)頻譜從圖5-4連續(xù)譜可以看出（其中譜線越亮表示衰減越小），在頻譜圖的最右邊，譜線在100-110處有單一的一條黃色的譜線，為-20db,表示信號為單一的頻譜?；九c圖5-3相符，能準確的反映信號的頻譜5.3輸入頻譜分析典型方波信號用信號發(fā)生器輸入峰峰值為1-4v，頻率為100hz的方波信號時，在串口調(diào)試工具的代碼窗口中可接收到如下數(shù)據(jù)：表三 方波數(shù)據(jù)方波數(shù)據(jù)38393938383838383939cacacacacacacbcacacacacacacacacacacacacacacacacacacacacacacacacacaca383838383839393

42、8383838383938393939383938383838383838383838383838383838cacacacacacacacacacacacacacacacacacacacacacacacacacacacacacacacacacacacaca383838383838383838383838383838383838383838383838383838383838383838383838cacacacacacacacacacacacaca從以上數(shù)據(jù)可以的出：當方波ad轉(zhuǎn)換后最小值平均為38，38的轉(zhuǎn)換十進制數(shù)為56。由于ad為八位的ad轉(zhuǎn)換,參考電壓為5伏，可得轉(zhuǎn)換后電壓為256/

43、8*56結(jié)果為1.09伏。峰值平均為ca，ca轉(zhuǎn)換為十進制數(shù)位202。同理可得轉(zhuǎn)換后電壓為256/8*202為3.9伏。誤差約為2%,能正確的反映輸入信號。對接收到的數(shù)據(jù)用頻譜分析軟件進行分析，結(jié)果如下圖。圖5-5 單幀頻譜從圖5-3可以看出，圖的上半部分為方波的單幀頻譜，下半部分為輸入的方波。輸入信號為頻率為100hz的方波，從下半部分可以看出信號沒有失真，可以真實的反映輸入信號。從上半部分的頻譜圖可以看出基波在110-130處最高，衰減最小，其他頻段依次成比例衰減，根據(jù)傅里葉變換可知，能對信號進行準確的頻譜分析。圖5-6連續(xù)頻譜從圖5-6連續(xù)譜可以看出（其中譜線越亮表示衰減越?。?，在頻譜圖的中