第六章 數(shù)字電子技術(shù)

1、第六章第六章 可編程邏輯器件可編程邏輯器件PLD 簡(jiǎn)介簡(jiǎn)介 可編程邏輯器件可編程邏輯器件PLD概述概述 可編程邏輯器件可編程邏輯器件PLD的基本單元的基本單元 可編程只讀存儲(chǔ)器可編程只讀存儲(chǔ)器PROM和可編程邏輯陣列和可編程邏輯陣列PLA 可編程陣列邏輯可編程陣列邏輯PAL和通用陣列邏輯和通用陣列邏輯GAL 高密度可編程邏輯器件高密度可編程邏輯器件HDPLD原理及應(yīng)用原理及應(yīng)用 現(xiàn)場(chǎng)可編程門陣列現(xiàn)場(chǎng)可編程門陣列FPGA 隨機(jī)存取存儲(chǔ)器隨機(jī)存取存儲(chǔ)器RAM 小小 結(jié)結(jié) 傳統(tǒng)的邏輯系統(tǒng)傳統(tǒng)的邏輯系統(tǒng):當(dāng)規(guī)模增大時(shí)當(dāng)規(guī)模增大時(shí) 焊點(diǎn)多，可靠性下降；焊點(diǎn)多，可靠性下降； 系統(tǒng)規(guī)模增加，成本升高；系統(tǒng)規(guī)

2、模增加，成本升高； 功耗增加；功耗增加； 占用空間擴(kuò)大。占用空間擴(kuò)大。連接線與點(diǎn)增多連接線與點(diǎn)增多 抗干擾能力下降抗干擾能力下降 半定制半定制 標(biāo)準(zhǔn)單元標(biāo)準(zhǔn)單元（Standard Cell） 門陣列門陣列（Gate Array） 可編程邏輯器件可編程邏輯器件（Programmable Logic Device） 近年來近年來PLD從芯片密度、從芯片密度、 速度等方面發(fā)展迅速，已成為速度等方面發(fā)展迅速，已成為 一個(gè)重要分支。一個(gè)重要分支。 系統(tǒng)放在一個(gè)芯片內(nèi)系統(tǒng)放在一個(gè)芯片內(nèi)專用集成電路（簡(jiǎn)稱專用集成電路（簡(jiǎn)稱ASIC） 用戶定制用戶定制 集成電路集成電路 ASIC 全定制（全定制（Full C

3、ustom Design IC） 廠商直接做出。廠商直接做出。 如：表芯如：表芯 廠商做出半成品廠商做出半成品 半定制（半定制（Semi-Custom Design IC） 第一節(jié)第一節(jié) 可編程邏輯器件可編程邏輯器件PLDPLD概述概述 PLD是是20世紀(jì)世紀(jì)70年代發(fā)展起來的新型邏輯器件，相繼出現(xiàn)年代發(fā)展起來的新型邏輯器件，相繼出現(xiàn) 了了ROM、PROM、PLA、PAL、GAL、EPLD和和FPGA等。等。 一、一、PLD的基本結(jié)構(gòu)的基本結(jié)構(gòu) 與門與門 陣列陣列 乘積項(xiàng)乘積項(xiàng) PLD主體主體 輸入輸入 電路電路 輸入信號(hào)輸入信號(hào) 互補(bǔ)互補(bǔ) 輸入輸入 輸出函數(shù)輸出函數(shù) 反饋輸入信號(hào)反饋輸入信號(hào)

4、 可由或陣列直接輸出，可由或陣列直接輸出， 構(gòu)成組合電路；構(gòu)成組合電路； 通過寄存器輸出，通過寄存器輸出， 構(gòu)成時(shí)序方式輸出。構(gòu)成時(shí)序方式輸出。 可直接可直接 輸出輸出 也可反饋到輸入也可反饋到輸入 它們組成結(jié)構(gòu)基本相似如下：它們組成結(jié)構(gòu)基本相似如下： 輸出既可以是低電平有輸出既可以是低電平有 效，又可以是高電平有效。效，又可以是高電平有效。 或門或門 陣列陣列 和項(xiàng)和項(xiàng) 輸出輸出 電路電路 F2=B+C+D 二、二、PLD的邏輯符號(hào)表示方法的邏輯符號(hào)表示方法 1. 輸入緩沖器表示方法輸入緩沖器表示方法 A A A 2. 與門和或門的表示方法與門和或門的表示方法 固定連接固定連接 編程連接編程

5、連接 F1=ABC PLD具有較大的與或陣列，邏輯圖具有較大的與或陣列，邏輯圖 的畫法與傳統(tǒng)的畫法有所不同。的畫法與傳統(tǒng)的畫法有所不同。 下圖列出了連接的三種特殊情況下圖列出了連接的三種特殊情況: 1.輸入全編程，輸出為輸入全編程，輸出為0。 2.也可簡(jiǎn)單地對(duì)應(yīng)的與門中畫叉，因此也可簡(jiǎn)單地對(duì)應(yīng)的與門中畫叉，因此E=D。 3.乘積項(xiàng)與任何輸入信號(hào)都沒有接通，相當(dāng)與門輸出為乘積項(xiàng)與任何輸入信號(hào)都沒有接通，相當(dāng)與門輸出為1。 下圖給出最簡(jiǎn)單的下圖給出最簡(jiǎn)單的PROM電路圖，右圖是左圖的簡(jiǎn)化形式。電路圖，右圖是左圖的簡(jiǎn)化形式。 實(shí)現(xiàn)的函數(shù)為：實(shí)現(xiàn)的函數(shù)為： BABAF 1 BABAF 2 BAF 3

6、固定連接點(diǎn)固定連接點(diǎn) （與）（與） 編程連接點(diǎn)編程連接點(diǎn) （或）（或） 三、三、PLD的分類的分類 1與陣列固定，或陣列可編程：與陣列固定，或陣列可編程： 可編程只讀存儲(chǔ)器可編程只讀存儲(chǔ)器PROM或可擦除編程只讀存儲(chǔ)器或可擦除編程只讀存儲(chǔ)器 EPROM PLD基本結(jié)構(gòu)大致相同，根據(jù)與或陣列是否可編程基本結(jié)構(gòu)大致相同，根據(jù)與或陣列是否可編程 分為三類：分為三類： 2與陣列，或陣列均可編程：與陣列，或陣列均可編程： 可編程邏輯陣列可編程邏輯陣列PLA 3與陣列可編程，或陣列固定：與陣列可編程，或陣列固定： 可編程陣列邏輯可編程陣列邏輯PAL、通用陣列邏輯、通用陣列邏輯GAL、高密度、高密度 可編程

7、邏輯器件可編程邏輯器件HDPLD ABC B C A 0 0 0 0 0 1 0 1 0 1 1 1 連接點(diǎn)連接點(diǎn) 編程時(shí)，需編程時(shí)，需 畫一個(gè)叉。畫一個(gè)叉。 全譯碼全譯碼 1與陣列固定，或陣列可編程與陣列固定，或陣列可編程 2. 與、或全編程與、或全編程： 代表器件是代表器件是PLA（Programmable Logic Array）。）。 在在PLD中，它的靈活性最高。下圖給出了中，它的靈活性最高。下圖給出了PLA的陣列的陣列 結(jié)構(gòu)。結(jié)構(gòu)。 由于由于與或陣列均能與或陣列均能 編程編程的特點(diǎn)，在實(shí)現(xiàn)函的特點(diǎn)，在實(shí)現(xiàn)函 數(shù)時(shí)，數(shù)時(shí)，所需的是簡(jiǎn)化后所需的是簡(jiǎn)化后 的乘積項(xiàng)之和的乘積項(xiàng)之和，這樣陣

8、，這樣陣 列規(guī)模比列規(guī)模比PROM小得多。小得多。 可編程可編程可編程可編程 不像不像PROM那樣與那樣與 陣列需要全譯碼。陣列需要全譯碼。 3. 與編程、或固定與編程、或固定：代表器件代表器件PAL（Programmable Array Logic） 和和GAL（Generic Array Logic）。 在這種結(jié)構(gòu)中，或陣列固定若干個(gè)乘積項(xiàng)輸出。在這種結(jié)構(gòu)中，或陣列固定若干個(gè)乘積項(xiàng)輸出。 每個(gè)交叉每個(gè)交叉 點(diǎn)都可編程。點(diǎn)都可編程。 F1 F1為兩個(gè)為兩個(gè) 乘積項(xiàng)之和。乘積項(xiàng)之和。 四、四、PLD的性能特點(diǎn)的性能特點(diǎn) 采用采用PLD設(shè)計(jì)數(shù)字系統(tǒng)和中小規(guī)模相比具有如下特點(diǎn)：設(shè)計(jì)數(shù)字系統(tǒng)和中小規(guī)

9、模相比具有如下特點(diǎn)： 1. 減小系統(tǒng)體積：減小系統(tǒng)體積：?jiǎn)纹瑔纹琍LD有很高的密度，可容納中有很高的密度，可容納中 小規(guī)模集成電路的幾片到十幾片小規(guī)模集成電路的幾片到十幾片； 2. 增強(qiáng)邏輯設(shè)計(jì)的靈活性：增強(qiáng)邏輯設(shè)計(jì)的靈活性：使用使用PLD器件設(shè)計(jì)的系統(tǒng)，器件設(shè)計(jì)的系統(tǒng)， 可以不受標(biāo)準(zhǔn)系列器件在邏輯功能上的限制；可以不受標(biāo)準(zhǔn)系列器件在邏輯功能上的限制； 3. 縮短設(shè)計(jì)周期：縮短設(shè)計(jì)周期：由于可編程特性，用由于可編程特性，用PLD設(shè)計(jì)一個(gè)設(shè)計(jì)一個(gè) 系統(tǒng)所需時(shí)間比傳統(tǒng)方式大為縮短系統(tǒng)所需時(shí)間比傳統(tǒng)方式大為縮短； 各種各種PLDPLD的結(jié)構(gòu)特點(diǎn)的結(jié)構(gòu)特點(diǎn) 4. 提高系統(tǒng)處理速度：提高系統(tǒng)處理速度：用

10、用PLD與或兩級(jí)結(jié)構(gòu)實(shí)現(xiàn)任何邏輯與或兩級(jí)結(jié)構(gòu)實(shí)現(xiàn)任何邏輯 功能，比用中小規(guī)模器件所需的邏輯級(jí)數(shù)少。這不僅簡(jiǎn)化了系功能，比用中小規(guī)模器件所需的邏輯級(jí)數(shù)少。這不僅簡(jiǎn)化了系 統(tǒng)設(shè)計(jì)，而且減少了級(jí)間延遲，提高了系統(tǒng)的處理速度；統(tǒng)設(shè)計(jì)，而且減少了級(jí)間延遲，提高了系統(tǒng)的處理速度； 7.系統(tǒng)具有加密功能：系統(tǒng)具有加密功能：某些某些PLD器件，如器件，如GAL或高密度可或高密度可 編程邏輯器件本身具有加密功能。設(shè)計(jì)者在設(shè)計(jì)時(shí)選中加密項(xiàng)，編程邏輯器件本身具有加密功能。設(shè)計(jì)者在設(shè)計(jì)時(shí)選中加密項(xiàng)， 可編程邏輯器件就被加密。器件的邏輯功能無法被讀出，有效可編程邏輯器件就被加密。器件的邏輯功能無法被讀出，有效 地防止電

11、路被抄襲。地防止電路被抄襲。 5. 降低系統(tǒng)成本：降低系統(tǒng)成本：由于由于PLD集成度高，測(cè)試與裝配的工作量集成度高，測(cè)試與裝配的工作量 大大減少，避免了改變邏輯帶來的重新設(shè)計(jì)和修改，有效地降低大大減少，避免了改變邏輯帶來的重新設(shè)計(jì)和修改，有效地降低 了成本；了成本； 6. 提高系統(tǒng)的可靠性：提高系統(tǒng)的可靠性：用用PLD器件設(shè)計(jì)的系統(tǒng)減少了芯片數(shù)器件設(shè)計(jì)的系統(tǒng)減少了芯片數(shù) 量和印制板面積，減少相互間的連線，增加了平均壽命量和印制板面積，減少相互間的連線，增加了平均壽命, 提高抗提高抗 干擾能力，從而增加了系統(tǒng)的可靠性；干擾能力，從而增加了系統(tǒng)的可靠性； 五、用五、用PLDPLD實(shí)現(xiàn)邏輯電路的方法

12、與過程實(shí)現(xiàn)邏輯電路的方法與過程 用可編程邏輯器件設(shè)計(jì)電路需要相應(yīng)的開發(fā)軟件平臺(tái)用可編程邏輯器件設(shè)計(jì)電路需要相應(yīng)的開發(fā)軟件平臺(tái) 和編程器，可編程邏輯器件開發(fā)軟件和相應(yīng)的編程器多種和編程器，可編程邏輯器件開發(fā)軟件和相應(yīng)的編程器多種 多樣。多樣。 可編程邏輯器件設(shè)計(jì)電路過程如下圖所示?？删幊踢壿嬈骷O(shè)計(jì)電路過程如下圖所示。 電電 路方路方 設(shè)案設(shè)案 計(jì)計(jì) 設(shè)設(shè) 計(jì)計(jì) 輸輸 入入 優(yōu)優(yōu) 化化 電電 路路 選選 擇擇 器器 件件 編編 程程 器時(shí)器時(shí) 件序件序 功檢功檢 能查能查 特別是一些較高級(jí)的軟件平臺(tái)，一個(gè)系統(tǒng)除了方案設(shè)特別是一些較高級(jí)的軟件平臺(tái)，一個(gè)系統(tǒng)除了方案設(shè) 計(jì)和輸入電路外，其它功能都可用

13、編程軟件自動(dòng)完成。計(jì)和輸入電路外，其它功能都可用編程軟件自動(dòng)完成。 第二節(jié)第二節(jié) 可編程邏輯器件可編程邏輯器件PLDPLD的基本單元的基本單元 編程單元：編程單元：PLD中用來存放數(shù)據(jù)的基本單元。中用來存放數(shù)據(jù)的基本單元。 非易失性有多種編程單元，其特點(diǎn)是掉電非易失性有多種編程單元，其特點(diǎn)是掉電 后信息不會(huì)丟失，它一般用于只讀存儲(chǔ)器。后信息不會(huì)丟失，它一般用于只讀存儲(chǔ)器。 易失性單元：易失性單元： 這種基本單元采用的是靜態(tài)隨機(jī)存儲(chǔ)器這種基本單元采用的是靜態(tài)隨機(jī)存儲(chǔ)器 （SRAM）結(jié)構(gòu)，其特點(diǎn)是掉電以后信息就要）結(jié)構(gòu)，其特點(diǎn)是掉電以后信息就要 丟失。以后講到的現(xiàn)場(chǎng)可編程門陣列（丟失。以后講到的現(xiàn)

14、場(chǎng)可編程門陣列（FPGA） 采用這種編程單元。采用這種編程單元。 非易失性單元：非易失性單元： 編編 程程 單單 元元 編編 程程 方方 式式 一次編程：一次編程：信息一次編程固定好，編程元件是信息一次編程固定好，編程元件是PROM。 多次編程：多次編程： 用戶根據(jù)需要將數(shù)據(jù)儲(chǔ)存在編程單元中，并可用戶根據(jù)需要將數(shù)據(jù)儲(chǔ)存在編程單元中，并可 以多次寫入和擦除，編程元件是以多次寫入和擦除，編程元件是UV EPROM和和 E2PROM等。等。 編程單元采用編程單元采用 的是的是浮柵技術(shù)。浮柵技術(shù)。 A1 A0 Y0 Y1 Y2 Y3 十進(jìn)制 0 0 0 1 1 0 1 1 0 0 0 0 0 0 0

15、1 0 1 0 0 1 0 0 1 0 8 2 9 一、熔絲型開關(guān)一、熔絲型開關(guān) 二、反熔絲型開關(guān)二、反熔絲型開關(guān) 0 0 0 0 0 0 1 1 1 0 0 1 用高壓將PLICE 介質(zhì)擊穿。 三、浮柵編程技術(shù)三、浮柵編程技術(shù) 用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的 ROM，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi)，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi) 容。容。 （一）疊柵型（一）疊柵型（SIMOS）存儲(chǔ)單元）存儲(chǔ)單元 + + + 5V 5V GND 開啟電開啟電 壓壓UT1。 三、浮柵編程技術(shù)三、浮柵編程技術(shù) 用浮柵編程技術(shù)

16、生產(chǎn)的編程單元是一種能多次改寫的用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的 ROM，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi)，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi) 容。容。 （一）疊柵型（一）疊柵型（SIMOS）存儲(chǔ)單元）存儲(chǔ)單元 25V 25VGND 三、浮柵編程技術(shù)三、浮柵編程技術(shù) 用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的 ROM，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi)，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi) 容。容。 （一）疊柵型（一）疊柵型（SIMOS）存儲(chǔ)單元）存儲(chǔ)單元 + + + + + + 開啟電壓加

17、大開啟電壓加大 開啟電壓開啟電壓UT2 三、浮柵編程技術(shù)三、浮柵編程技術(shù) 用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的 ROM，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi)，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi) 容。容。 （一）疊柵型（一）疊柵型（SIMOS）存儲(chǔ)單元）存儲(chǔ)單元 - - - 三、浮柵編程技術(shù)三、浮柵編程技術(shù) 用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的 ROM，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi)，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi) 容。容。 （一）疊柵型（

18、一）疊柵型（SIMOS）存儲(chǔ)單元）存儲(chǔ)單元 有有 1 1 三、浮柵編程技術(shù)三、浮柵編程技術(shù) 用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的 ROM，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi)，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi) 容。容。 （一）疊柵型（一）疊柵型（SIMOS）存儲(chǔ)單元）存儲(chǔ)單元 三、浮柵編程技術(shù)三、浮柵編程技術(shù) 用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的 ROM，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi)，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi) 容。容。 （一）疊

19、柵型（一）疊柵型（SIMOS）存儲(chǔ)單元）存儲(chǔ)單元 1 三、浮柵編程技術(shù)三、浮柵編程技術(shù) 用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的 ROM，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi)，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi) 容。容。 （一）疊柵型（一）疊柵型（SIMOS）存儲(chǔ)單元）存儲(chǔ)單元 無無 1 1 三、浮柵編程技術(shù)三、浮柵編程技術(shù) 用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的 ROM，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi)，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi) 容。容。

20、 （一）疊柵型（一）疊柵型（SIMOS）存儲(chǔ)單元）存儲(chǔ)單元 0 問題：浮柵上的電荷無放電通路，沒法泄漏。問題：浮柵上的電荷無放電通路，沒法泄漏。 用用紫外線照射紫外線照射芯片上的玻璃窗，則形成光電電芯片上的玻璃窗，則形成光電電 流，把柵極電子帶回到多晶硅襯底，流，把柵極電子帶回到多晶硅襯底，SIMOS管恢復(fù)管恢復(fù) 到初始的導(dǎo)通狀態(tài)。到初始的導(dǎo)通狀態(tài)。 （二）隧道型（二）隧道型（FLOTOX）儲(chǔ)存單元）儲(chǔ)存單元 前面研究的可擦寫存儲(chǔ)器的缺點(diǎn)是擦除已存入的信息必前面研究的可擦寫存儲(chǔ)器的缺點(diǎn)是擦除已存入的信息必 須用紫外光照射一定的時(shí)間，因此不能用于快速改變儲(chǔ)存信須用紫外光照射一定的時(shí)間，因此不能用

21、于快速改變儲(chǔ)存信 息的場(chǎng)合。息的場(chǎng)合。 隧道型儲(chǔ)存單元制成的存儲(chǔ)器克服了這一缺點(diǎn)，它稱隧道型儲(chǔ)存單元制成的存儲(chǔ)器克服了這一缺點(diǎn)，它稱 為電可改寫只讀存儲(chǔ)器為電可改寫只讀存儲(chǔ)器E2PROM，即電擦除、電編程的只讀，即電擦除、電編程的只讀 存儲(chǔ)器。存儲(chǔ)器。 面積大面積大 FLOTOX管的結(jié)構(gòu)剖面示意圖如圖所示。管的結(jié)構(gòu)剖面示意圖如圖所示。 它與疊柵型管的不同在于浮柵延長(zhǎng)區(qū)與漏區(qū)它與疊柵型管的不同在于浮柵延長(zhǎng)區(qū)與漏區(qū)N 之間的交之間的交 疊處有一個(gè)厚度約為疊處有一個(gè)厚度約為80 m的薄絕緣層。的薄絕緣層。 隧道隧道 80m 擦除浮柵擦除浮柵 電荷時(shí)，電荷時(shí)，G加加5 V，D接接25V。 向浮柵寫入向

22、浮柵寫入 電荷時(shí)，電荷時(shí)，G加加25 V，D接接GND。 （二）隧道型（二）隧道型（FLOTOX）儲(chǔ)存單元）儲(chǔ)存單元 （三）閃速型（三）閃速型（Flash）存儲(chǔ)單元）存儲(chǔ)單元 閃速存儲(chǔ)單元又稱為閃速存儲(chǔ)單元又稱為快擦快寫快擦快寫 存儲(chǔ)單元存儲(chǔ)單元，右圖是閃速存儲(chǔ)單元剖，右圖是閃速存儲(chǔ)單元剖 面圖。面圖。 閃速存儲(chǔ)單元去掉了隧道型存閃速存儲(chǔ)單元去掉了隧道型存 儲(chǔ)單元的選擇管，它不像儲(chǔ)單元的選擇管，它不像E2PROM 那樣一次只能擦除一個(gè)字，而是可那樣一次只能擦除一個(gè)字，而是可 以用一個(gè)信號(hào)，在幾毫秒內(nèi)擦除一以用一個(gè)信號(hào)，在幾毫秒內(nèi)擦除一 大區(qū)段。大區(qū)段。 因此，閃速存儲(chǔ)單元比隧道型存儲(chǔ)單元的芯片

23、結(jié)構(gòu)更簡(jiǎn)因此，閃速存儲(chǔ)單元比隧道型存儲(chǔ)單元的芯片結(jié)構(gòu)更簡(jiǎn) 單、更有效，使用閃速存儲(chǔ)單元制成的單、更有效，使用閃速存儲(chǔ)單元制成的PLD器件密度更高。器件密度更高。 Flash工作原理類似于疊柵型工作原理類似于疊柵型 存儲(chǔ)單元，但有兩點(diǎn)不同之處：存儲(chǔ)單元，但有兩點(diǎn)不同之處： 1. 閃速存儲(chǔ)單元源極的區(qū)域閃速存儲(chǔ)單元源極的區(qū)域 Sn+ 大于漏極的區(qū)域大于漏極的區(qū)域 Dn+， 兩區(qū)域不是對(duì)稱的，使浮柵上的電子進(jìn)行分級(jí)雙擴(kuò)散，電子兩區(qū)域不是對(duì)稱的，使浮柵上的電子進(jìn)行分級(jí)雙擴(kuò)散，電子 擴(kuò)散的速度遠(yuǎn)遠(yuǎn)大于疊柵型存儲(chǔ)單元；擴(kuò)散的速度遠(yuǎn)遠(yuǎn)大于疊柵型存儲(chǔ)單元； 2. 疊柵存儲(chǔ)單元的浮柵到疊柵存儲(chǔ)單元的浮柵到P型襯

24、底間的氧化物層約型襯底間的氧化物層約200埃左埃左 右，而閃速存儲(chǔ)單元的氧化物層更薄，約為右，而閃速存儲(chǔ)單元的氧化物層更薄，約為100埃。埃。 （三）閃速型（三）閃速型（Flash）存儲(chǔ)單元）存儲(chǔ)單元 （四）六管靜態(tài)存儲(chǔ)單元（四）六管靜態(tài)存儲(chǔ)單元 閃速存儲(chǔ)單元的可再編程能力約為閃速存儲(chǔ)單元的可再編程能力約為10萬次左右，但還是不萬次左右，但還是不 及及SRAM那樣有無限制的再編程能力，以那樣有無限制的再編程能力，以SRAM為存儲(chǔ)單元的為存儲(chǔ)單元的 現(xiàn)場(chǎng)可編程門陣列（現(xiàn)場(chǎng)可編程門陣列（FPGA）可以實(shí)現(xiàn)無限次從一種運(yùn)行邏輯）可以實(shí)現(xiàn)無限次從一種運(yùn)行邏輯 轉(zhuǎn)換到另一種運(yùn)行邏輯的功能。轉(zhuǎn)換到另一種運(yùn)

25、行邏輯的功能。 下圖是下圖是SRAM六管存儲(chǔ)單元，由兩個(gè)具有有源下拉六管存儲(chǔ)單元，由兩個(gè)具有有源下拉n溝道晶溝道晶 體管和有源上拉體管和有源上拉p溝道晶體管交互耦合的倒相器組成。溝道晶體管交互耦合的倒相器組成。 高和低電平是用具高和低電平是用具 有分別到電源有分別到電源UCC和地和地 GND的低阻抗通道的有的低阻抗通道的有 源器件定義的兩個(gè)電平。源器件定義的兩個(gè)電平。 D1、D2為兩個(gè)傳輸為兩個(gè)傳輸 NMOS管，其柵極接到管，其柵極接到 字線，源極分別接到兩字線，源極分別接到兩 條互補(bǔ)的位線上，起傳條互補(bǔ)的位線上，起傳 輸作用。輸作用。 第三節(jié)第三節(jié) 可編程只讀存儲(chǔ)器可編程只讀存儲(chǔ)器PROMP

26、ROM 和可編程邏輯陣列和可編程邏輯陣列PLAPLA 一、可編程只讀存儲(chǔ)器一、可編程只讀存儲(chǔ)器PROMPROM PROM的結(jié)構(gòu)是的結(jié)構(gòu)是與陣列固定與陣列固定、或陣列可編程或陣列可編程的的PLD器件。器件。 對(duì)于有大量輸入信號(hào)的對(duì)于有大量輸入信號(hào)的PROM，比較，比較適合作為存儲(chǔ)器適合作為存儲(chǔ)器來存放來存放 數(shù)據(jù)，它在計(jì)算機(jī)系統(tǒng)和數(shù)據(jù)自動(dòng)控制等方面起著重要的作數(shù)據(jù)，它在計(jì)算機(jī)系統(tǒng)和數(shù)據(jù)自動(dòng)控制等方面起著重要的作 用。用。 例例1 1： 下圖是一個(gè)下圖是一個(gè)8（字線）（字線）4（位數(shù)據(jù)）的存儲(chǔ)器數(shù)據(jù)陣列圖。（位數(shù)據(jù)）的存儲(chǔ)器數(shù)據(jù)陣列圖。 對(duì)于較少的輸入信號(hào)組成的與陣列固定、或陣列可編程對(duì)于較少的輸

27、入信號(hào)組成的與陣列固定、或陣列可編程 的器件中，也可以很方便地的器件中，也可以很方便地實(shí)現(xiàn)任意組合邏輯函數(shù)實(shí)現(xiàn)任意組合邏輯函數(shù)。 3線線-8線譯碼器線譯碼器 84存儲(chǔ)單元矩陣存儲(chǔ)單元矩陣 輸出緩沖器輸出緩沖器 地址碼輸入端地址碼輸入端 數(shù)據(jù)輸出端數(shù)據(jù)輸出端 字線字線 由地址譯碼器選中不同的字線，被選中字線上的四位數(shù)由地址譯碼器選中不同的字線，被選中字線上的四位數(shù) 據(jù)通過輸出緩沖器輸出。據(jù)通過輸出緩沖器輸出。 如當(dāng)?shù)刂反a如當(dāng)?shù)刂反aA2A1A0000時(shí)，通過地址譯碼器，使字線時(shí)，通過地址譯碼器，使字線P0 1，將字線，將字線P0上的存儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)上的存儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)0000輸出，即輸出，即D

28、0D3 0000。 將左圖地址擴(kuò)展成將左圖地址擴(kuò)展成n條地條地 址線，址線，n位地址碼可尋址位地址碼可尋址2n個(gè)個(gè) 信息單元，產(chǎn)生字線為信息單元，產(chǎn)生字線為2n條，條， 其輸出若是其輸出若是m位，則存儲(chǔ)器的位，則存儲(chǔ)器的 總?cè)萘繛榭側(cè)萘繛?nm位。位。 0 0 0 1 0 0 0 0 EPROM有各種類型的產(chǎn)品，下圖是紫外線擦除、電可編程有各種類型的產(chǎn)品，下圖是紫外線擦除、電可編程 的的EPROM器件器件2716的引腳圖。的引腳圖。 EPROM2716是是2118位可位可 改寫存儲(chǔ)器，有改寫存儲(chǔ)器，有11位地址線位地址線A0 A10，產(chǎn)生字線為，產(chǎn)生字線為2048條，條，D7 D0是是8位數(shù)據(jù)

29、輸出位數(shù)據(jù)輸出/輸入線，編程輸入線，編程 或讀操作時(shí)，數(shù)據(jù)由此輸入或輸或讀操作時(shí)，數(shù)據(jù)由此輸入或輸 出。出。 CS為片選控制信號(hào)，是低電為片選控制信號(hào)，是低電 平有效。平有效。 OE/PGM為讀出為讀出/寫入控制端低寫入控制端低 電平時(shí)輸出有效，高電平進(jìn)行編程，電平時(shí)輸出有效，高電平進(jìn)行編程， 寫入數(shù)據(jù)。寫入數(shù)據(jù)。 若當(dāng)若當(dāng)EPROM2716的容量不能滿足使用要求，且僅有的容量不能滿足使用要求，且僅有2716芯芯 片時(shí)，可用多片并聯(lián)來擴(kuò)展地址線和數(shù)據(jù)線。下圖是將片時(shí)，可用多片并聯(lián)來擴(kuò)展地址線和數(shù)據(jù)線。下圖是將2片片2716 擴(kuò)展成擴(kuò)展成204816的數(shù)據(jù)的連接示意圖。的數(shù)據(jù)的連接示意圖。 兩片

30、的數(shù)據(jù)線兩片的數(shù)據(jù)線 排列成排列成D0D15 其余線全部并聯(lián)其余線全部并聯(lián) 從組合電路角度來看從組合電路角度來看: 例例2：試用適當(dāng)容量的：試用適當(dāng)容量的PROM實(shí)現(xiàn)兩個(gè)兩位二進(jìn)制數(shù)比較的比較器。實(shí)現(xiàn)兩個(gè)兩位二進(jìn)制數(shù)比較的比較器。 （1）兩個(gè)兩位二進(jìn)制數(shù)分別為）兩個(gè)兩位二進(jìn)制數(shù)分別為A1A0和和B1B0，當(dāng)，當(dāng)A1A0大于大于B1B0 時(shí)，時(shí)，F(xiàn)11， A1A0等于等于B1B0時(shí)，時(shí)，F(xiàn)21， A1A0小于小于B1B0時(shí)，時(shí)，F(xiàn)31， 下表給出了兩位二進(jìn)制數(shù)比較結(jié)果的輸入輸出對(duì)照表。下表給出了兩位二進(jìn)制數(shù)比較結(jié)果的輸入輸出對(duì)照表。 輸入地址信號(hào)為電路的輸入邏輯變量輸入地址信號(hào)為電路的輸入邏輯變

31、量 存儲(chǔ)矩陣為或陣列把存儲(chǔ)矩陣為或陣列把 乘積項(xiàng)組合成乘積項(xiàng)組合成m個(gè)邏輯函個(gè)邏輯函 數(shù)輸出。數(shù)輸出。 地址譯碼器產(chǎn)生地址譯碼器產(chǎn)生2n個(gè)字線為固定與陣列產(chǎn)生個(gè)字線為固定與陣列產(chǎn)生2n個(gè)乘積項(xiàng)個(gè)乘積項(xiàng) 由此可寫出輸出邏輯由此可寫出輸出邏輯 函數(shù)的最小項(xiàng)表達(dá)式為：函數(shù)的最小項(xiàng)表達(dá)式為： F1 m（4,8,9,12,13,14） F2 m（0,5,10,15） F3 m（1,2,3,6,7,11） （2）把）把A1A0和和B1B0作為作為PROM的輸入信號(hào)，的輸入信號(hào)，F(xiàn)1、F2和和F3 為或陣列的輸出，下圖是用為或陣列的輸出，下圖是用PROM實(shí)現(xiàn)比較器的陣列圖。實(shí)現(xiàn)比較器的陣列圖。 （3）選用）

32、選用PROM的容量的容量 163位可滿足要求。位可滿足要求。 可見，以可見，以PROM實(shí)現(xiàn)簡(jiǎn)實(shí)現(xiàn)簡(jiǎn) 單的組合邏輯電路函數(shù)是很單的組合邏輯電路函數(shù)是很 方便的。方便的。 實(shí)際上，大多數(shù)組合邏輯函數(shù)的最小項(xiàng)不超過實(shí)際上，大多數(shù)組合邏輯函數(shù)的最小項(xiàng)不超過40個(gè)，使得個(gè)，使得 PROM芯片的面積利用率不高，功耗增加。芯片的面積利用率不高，功耗增加。 一般一般PROM輸入地址線輸入地址線 較多，容量也較大，又因?yàn)檩^多，容量也較大，又因?yàn)?PROM的與陣列固定，必須的與陣列固定，必須 進(jìn)行全譯碼，產(chǎn)生全部的最進(jìn)行全譯碼，產(chǎn)生全部的最 小項(xiàng)。小項(xiàng)。 4個(gè)地個(gè)地 址進(jìn)行全址進(jìn)行全 譯碼，產(chǎn)譯碼，產(chǎn) 生生16個(gè)

33、乘個(gè)乘 積項(xiàng)。積項(xiàng)。 0 . . . 15 3個(gè)個(gè) 輸出產(chǎn)輸出產(chǎn) 生生3個(gè)乘個(gè)乘 積項(xiàng)之積項(xiàng)之 和函數(shù)。和函數(shù)。 為解決這一問題，考慮與陣列也設(shè)計(jì)成可編程形式來實(shí)現(xiàn)為解決這一問題，考慮與陣列也設(shè)計(jì)成可編程形式來實(shí)現(xiàn) 組合邏輯，由這一設(shè)想發(fā)明了可編程邏輯陣列組合邏輯，由這一設(shè)想發(fā)明了可編程邏輯陣列（PLA）。 二、可編程邏輯陣列二、可編程邏輯陣列PLAPLA 可編程邏輯陣列可編程邏輯陣列PLA和和PROM相比之下，有如下特點(diǎn)：相比之下，有如下特點(diǎn)： （一）（一）PROM是與陣列固定、或陣列可編程，而是與陣列固定、或陣列可編程，而PLA是與是與 和或陣列全可編程；和或陣列全可編程； （二）（二）P

34、ROM與陣列是全譯碼的形式，而與陣列是全譯碼的形式，而PLA是根據(jù)需要是根據(jù)需要 產(chǎn)生乘積項(xiàng)，從而減小了陣列的規(guī)模；產(chǎn)生乘積項(xiàng)，從而減小了陣列的規(guī)模； （三）（三）PROM實(shí)現(xiàn)的邏輯函數(shù)采用最小項(xiàng)表達(dá)式來描述。實(shí)現(xiàn)的邏輯函數(shù)采用最小項(xiàng)表達(dá)式來描述。 而用而用PLA實(shí)現(xiàn)邏輯函數(shù)時(shí)，運(yùn)用簡(jiǎn)化后的最簡(jiǎn)與或式；實(shí)現(xiàn)邏輯函數(shù)時(shí)，運(yùn)用簡(jiǎn)化后的最簡(jiǎn)與或式； （四）在（四）在PLA中，對(duì)多輸入、多輸出的邏輯函數(shù)可以利用中，對(duì)多輸入、多輸出的邏輯函數(shù)可以利用 公共的與項(xiàng)，因而提高了陣列的利用率。公共的與項(xiàng)，因而提高了陣列的利用率。 例例3:3: 試用試用PLA實(shí)現(xiàn)四位自然二進(jìn)制碼轉(zhuǎn)換成四位格雷碼。實(shí)現(xiàn)四位自然二

35、進(jìn)制碼轉(zhuǎn)換成四位格雷碼。 （1）設(shè)四位自然二進(jìn)制碼為）設(shè)四位自然二進(jìn)制碼為B3B2B1B0，四位格雷碼，四位格雷碼 為為G3G2G1G0，其對(duì)應(yīng)的真值表如下表所示。，其對(duì)應(yīng)的真值表如下表所示。 N B3 B2 B1 B0G3 G2 G1 G0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 0 0 0 0 0

36、0 1 0 0 1 1 0 0 1 0 0 1 1 0 0 1 1 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1 0 1 1 1 1 1 1 1 1 0 1 0 1 0 1 0 1 1 1 0 0 1 1 0 0 0 根據(jù)表列出邏輯函數(shù)并根據(jù)表列出邏輯函數(shù)并 簡(jiǎn)化，得最簡(jiǎn)輸出表達(dá)式如簡(jiǎn)化，得最簡(jiǎn)輸出表達(dá)式如 下：下： 33 BG 23232 BBBBG 12121 BBBBG 01010 BBBBG （2）轉(zhuǎn)換器有四個(gè)輸入信號(hào)，化簡(jiǎn)后需用到）轉(zhuǎn)換器有四個(gè)輸入信號(hào)，化簡(jiǎn)后需用到7個(gè)不同的乘積個(gè)不同的乘積 項(xiàng)，組成項(xiàng)，組成4 個(gè)輸出函數(shù)，故選用四輸入的個(gè)輸出函數(shù)，故選用四輸入的74P

37、LA實(shí)現(xiàn)，下圖是實(shí)現(xiàn)，下圖是 四位自然二進(jìn)制碼轉(zhuǎn)換為四位格雷碼轉(zhuǎn)換器四位自然二進(jìn)制碼轉(zhuǎn)換為四位格雷碼轉(zhuǎn)換器PLA陣列圖。陣列圖。 右圖僅用了七個(gè)乘積項(xiàng)，比右圖僅用了七個(gè)乘積項(xiàng)，比PROM全譯碼少用全譯碼少用9個(gè)，個(gè)， 實(shí)現(xiàn)的邏輯功能是一樣的。從而降低了芯片的面積，提高實(shí)現(xiàn)的邏輯功能是一樣的。從而降低了芯片的面積，提高 了芯片的利用率，所以用它來實(shí)現(xiàn)多輸入、多輸出的復(fù)雜了芯片的利用率，所以用它來實(shí)現(xiàn)多輸入、多輸出的復(fù)雜 邏輯函數(shù)較邏輯函數(shù)較PROM有優(yōu)越之處。有優(yōu)越之處。 PLA除了能實(shí)現(xiàn)各種組合電路外，還可以在或陣列之后除了能實(shí)現(xiàn)各種組合電路外，還可以在或陣列之后 接入觸發(fā)器組，作為反饋輸入信

38、號(hào)，實(shí)現(xiàn)時(shí)序邏輯電路。接入觸發(fā)器組，作為反饋輸入信號(hào)，實(shí)現(xiàn)時(shí)序邏輯電路。 4個(gè)輸出 與陣列與陣列 或陣列或陣列 四個(gè)自然二四個(gè)自然二 進(jìn)制碼輸入進(jìn)制碼輸入 33 BG 23232 BBBBG 12121 BBBBG 01010 BBBBG 七個(gè)乘積項(xiàng)七個(gè)乘積項(xiàng) 例例5：PLA和和D觸發(fā)器組成的同步時(shí)序電路如圖所示，要求：觸發(fā)器組成的同步時(shí)序電路如圖所示，要求： （1）寫出電路的驅(qū)動(dòng)方程、輸出方程。）寫出電路的驅(qū)動(dòng)方程、輸出方程。 （2）分析電路功能，畫出電路的狀態(tài)轉(zhuǎn)換圖。）分析電路功能，畫出電路的狀態(tài)轉(zhuǎn)換圖。 D Q0 Q0 D Q1 Q1 D Q2 Q2 QCC CP 解：（解：（1） 根據(jù)

39、根據(jù)PLA與或與或 陣列的輸入陣列的輸入/ 輸出關(guān)系，輸出關(guān)系， 可直接得到各觸發(fā)器的可直接得到各觸發(fā)器的 激勵(lì)方程及輸出方程：激勵(lì)方程及輸出方程： D0 = Q0 + Q1Q0 D1 = Q1Q0 + Q1Q0 D2 = Q0 Q2+ Q2Q0 QCC = Q0 Q1Q2+ Q0 Q1 Q2 D0 = Q0 + Q1Q0 D0 （2）先設(shè)定電路的狀態(tài)，根據(jù)觸發(fā)器的激勵(lì)方程和輸出方程，）先設(shè)定電路的狀態(tài)，根據(jù)觸發(fā)器的激勵(lì)方程和輸出方程， 可列出下表所示的電路狀態(tài)轉(zhuǎn)換表?？闪谐鱿卤硭镜碾娐窢顟B(tài)轉(zhuǎn)換表。 Q2 Q1 Q0D2 D1 D0Q 2n+1 Q 1n+1 Q 0n+1 QCC 0 0 0

40、 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 0 1 0 1 1 1 0 1 0 1 0 0 0 1 1 1 1 0 0 1 1 1 0 1 0 1 0 1 1 1 0 1 0 1 0 0 0 1 1 1 1 0 0 1 1 1 0 1 0 0 0 0 0 1 0 根據(jù)狀態(tài)轉(zhuǎn)換表，畫出下圖所示的電路狀態(tài)轉(zhuǎn)換圖。根據(jù)狀態(tài)轉(zhuǎn)換表，畫出下圖所示的電路狀態(tài)轉(zhuǎn)換圖。 000101 111110 001 011010 100 該電路是能夠自該電路是能夠自 啟動(dòng)的同步六進(jìn)制計(jì)啟動(dòng)的同步六進(jìn)制計(jì) 數(shù)器。數(shù)器。 從以上設(shè)計(jì)可知，用從以上設(shè)計(jì)可知，用PLA設(shè)計(jì)電路具有節(jié)

41、省設(shè)計(jì)電路具有節(jié)省 存儲(chǔ)單元等等優(yōu)點(diǎn)。存儲(chǔ)單元等等優(yōu)點(diǎn)。 但是由于但是由于PLA制作工藝復(fù)雜，并且不具備優(yōu)制作工藝復(fù)雜，并且不具備優(yōu) 秀的軟件開發(fā)工具的支持，使得秀的軟件開發(fā)工具的支持，使得PLA的性能價(jià)格的性能價(jià)格 比不理想，使其發(fā)展受到限制。比不理想，使其發(fā)展受到限制。 以后科技工作者發(fā)明了性能價(jià)格比更加良好以后科技工作者發(fā)明了性能價(jià)格比更加良好 的器件可編程陣列邏輯（的器件可編程陣列邏輯（PAL）。）。 第四節(jié)第四節(jié) 可編程陣列邏輯可編程陣列邏輯PALPAL和和 通用陣列邏輯通用陣列邏輯GALGAL 一、可編程陣列邏輯一、可編程陣列邏輯PALPAL PAL采用雙極型熔絲工藝，工作速度較高

42、。采用雙極型熔絲工藝，工作速度較高。 （一）（一）PAL的基本結(jié)構(gòu)的基本結(jié)構(gòu) PAL器件的輸入、輸出結(jié)構(gòu)以及輸入、輸出的數(shù)目是由集器件的輸入、輸出結(jié)構(gòu)以及輸入、輸出的數(shù)目是由集 成電路制造商根據(jù)實(shí)際設(shè)計(jì)情況大致估計(jì)確定。成電路制造商根據(jù)實(shí)際設(shè)計(jì)情況大致估計(jì)確定。PAL器件的型器件的型 號(hào)很多，它的典型輸出結(jié)構(gòu)通常有四種，其余的結(jié)構(gòu)是在這四號(hào)很多，它的典型輸出結(jié)構(gòu)通常有四種，其余的結(jié)構(gòu)是在這四 種結(jié)構(gòu)基礎(chǔ)上變形而來。種結(jié)構(gòu)基礎(chǔ)上變形而來。 PAL的結(jié)構(gòu)是與陣列可編程和或陣列固定，這種結(jié)構(gòu)為大的結(jié)構(gòu)是與陣列可編程和或陣列固定，這種結(jié)構(gòu)為大 多數(shù)邏輯函數(shù)提供了較高級(jí)的性能，為多數(shù)邏輯函數(shù)提供了較高級(jí)

43、的性能，為PLD進(jìn)一步的發(fā)展奠定進(jìn)一步的發(fā)展奠定 了基礎(chǔ)。了基礎(chǔ)。 1. 專用輸出基本門陣列結(jié)構(gòu)專用輸出基本門陣列結(jié)構(gòu) 四個(gè)乘積項(xiàng)通過四個(gè)乘積項(xiàng)通過 或非門低電平輸出?；蚍情T低電平輸出。 如輸出采用或門，為高電平有如輸出采用或門，為高電平有 效效PAL器件。器件。 若采用互補(bǔ)輸出的或門，為互若采用互補(bǔ)輸出的或門，為互 補(bǔ)輸出器件。補(bǔ)輸出器件。 輸入信號(hào)輸入信號(hào) 四個(gè)乘積項(xiàng)四個(gè)乘積項(xiàng) I I 一個(gè)輸入一個(gè)輸入 2. 可編程可編程I/O輸出結(jié)構(gòu)輸出結(jié)構(gòu) 兩個(gè)輸入，一個(gè)來自外部?jī)蓚€(gè)輸入，一個(gè)來自外部I，另一來自反饋，另一來自反饋I/O。 當(dāng)最上面的乘積項(xiàng)為高電平時(shí)，三當(dāng)最上面的乘積項(xiàng)為高電平時(shí)，三

44、態(tài)門開通，態(tài)門開通，I/O可作為輸出或反饋；乘積可作為輸出或反饋；乘積 項(xiàng)為低電平時(shí)，三態(tài)門關(guān)斷，作為輸入。項(xiàng)為低電平時(shí)，三態(tài)門關(guān)斷，作為輸入。 8個(gè)乘積項(xiàng)個(gè)乘積項(xiàng) 3. 寄存器型輸出結(jié)構(gòu)：也稱作時(shí)序結(jié)構(gòu)，如下圖所示。寄存器型輸出結(jié)構(gòu)：也稱作時(shí)序結(jié)構(gòu)，如下圖所示。 8個(gè)乘積項(xiàng)個(gè)乘積項(xiàng) 或門輸出通過或門輸出通過D觸發(fā)器，觸發(fā)器， 在在CP的上升沿時(shí)到達(dá)輸出。的上升沿時(shí)到達(dá)輸出。 觸發(fā)器的觸發(fā)器的Q端端 通過三態(tài)緩沖器通過三態(tài)緩沖器 送到輸出引腳。送到輸出引腳。 觸發(fā)器的反相端反饋觸發(fā)器的反相端反饋 回與陣列，作為輸入?yún)⑴c回與陣列，作為輸入?yún)⑴c 更復(fù)雜的時(shí)序邏輯運(yùn)算。更復(fù)雜的時(shí)序邏輯運(yùn)算。 CP和

45、使能是和使能是PAL的公共端的公共端 4. 帶異或門的寄存器型輸出結(jié)構(gòu)帶異或門的寄存器型輸出結(jié)構(gòu) 增加了一個(gè)異或門增加了一個(gè)異或門 把乘積項(xiàng)分割把乘積項(xiàng)分割 成兩個(gè)和項(xiàng)。成兩個(gè)和項(xiàng)。 兩個(gè)和項(xiàng)異或之后，在時(shí)鐘兩個(gè)和項(xiàng)異或之后，在時(shí)鐘 上升沿到來時(shí)存入觸發(fā)器內(nèi)。上升沿到來時(shí)存入觸發(fā)器內(nèi)。 有些有些PAL器件是由數(shù)個(gè)同一結(jié)構(gòu)類型組成，有的則是由不同器件是由數(shù)個(gè)同一結(jié)構(gòu)類型組成，有的則是由不同 類型結(jié)構(gòu)混合組成。類型結(jié)構(gòu)混合組成。 如由如由8個(gè)寄存器型輸出結(jié)構(gòu)組成的個(gè)寄存器型輸出結(jié)構(gòu)組成的PAL器件命名為器件命名為PAL16R8， 由由8個(gè)可編程個(gè)可編程I/O結(jié)構(gòu)組成的結(jié)構(gòu)組成的PAL器件則命名為器

46、件則命名為PAL16L8。 （二）（二）PAL16L8的使用的使用 應(yīng)用應(yīng)用PAL16L8設(shè)計(jì)組合邏輯電路，主要步驟是將輸出和激設(shè)計(jì)組合邏輯電路，主要步驟是將輸出和激 勵(lì)寫成最簡(jiǎn)與或表達(dá)式，然后確定勵(lì)寫成最簡(jiǎn)與或表達(dá)式，然后確定PAL16L8的引腳和編程。的引腳和編程。 目前能夠支持目前能夠支持PAL的編程軟件已相當(dāng)成熟，芯片應(yīng)用也很的編程軟件已相當(dāng)成熟，芯片應(yīng)用也很 普及，但是由于其集成密度不高、編程不夠靈活，且只能一次普及，但是由于其集成密度不高、編程不夠靈活，且只能一次 編程，很難勝任功能較復(fù)雜的電路與系統(tǒng)。編程，很難勝任功能較復(fù)雜的電路與系統(tǒng)。 二、通用陣列邏輯二、通用陣列邏輯GALG

47、AL器件器件 采用采用E2CMOS工藝和靈活的輸出結(jié)構(gòu)，有電擦寫反復(fù)編程的工藝和靈活的輸出結(jié)構(gòu)，有電擦寫反復(fù)編程的 特性。特性。 與與PAL相比，相比，GAL的輸出結(jié)構(gòu)配置了可以任意組態(tài)的輸出邏的輸出結(jié)構(gòu)配置了可以任意組態(tài)的輸出邏 輯宏單元輯宏單元OLMC（Output Logic Macro Cell）。）。 GAL和和PAL在結(jié)構(gòu)上的區(qū)別見下圖：在結(jié)構(gòu)上的區(qū)別見下圖： PAL結(jié)構(gòu) GAL結(jié)構(gòu) 適當(dāng)?shù)剡m當(dāng)?shù)?為為OLMC進(jìn)進(jìn) 行編程，行編程， GAL就可以就可以 在功能上代在功能上代 替前面討論替前面討論 過的過的PAL各各 種類型及其種類型及其 派生類型。派生類型。 （一）（一）GAL器件

48、結(jié)構(gòu)和特點(diǎn)器件結(jié)構(gòu)和特點(diǎn) GAL器件型號(hào)定義和器件型號(hào)定義和PAL一樣根據(jù)輸入輸出的數(shù)量來確定，一樣根據(jù)輸入輸出的數(shù)量來確定， GAL16V8中的中的16表示陣列的輸入端數(shù)量，表示陣列的輸入端數(shù)量，8表示輸出端數(shù)量，表示輸出端數(shù)量，V 則表示輸出形式可以改變的普通型。則表示輸出形式可以改變的普通型。 1. GAL16V8的基本結(jié)構(gòu)的基本結(jié)構(gòu) 8個(gè)輸入緩沖器個(gè)輸入緩沖器 8個(gè)反饋緩沖器個(gè)反饋緩沖器 一個(gè)共用時(shí)鐘一個(gè)共用時(shí)鐘CLK 8個(gè)輸出緩沖器個(gè)輸出緩沖器 8個(gè)個(gè)OLMC 2. GAL輸出邏輯宏單元輸出邏輯宏單元OLMC的組成的組成 輸出邏輯宏單元輸出邏輯宏單元OLMC 由或門、異或門、由或門、

49、異或門、D觸發(fā)器、多路選觸發(fā)器、多路選 擇器擇器MUX、時(shí)鐘控制、使能控制和編程元件等組成，如下圖：、時(shí)鐘控制、使能控制和編程元件等組成，如下圖： 組合輸出組合輸出 時(shí)序輸出時(shí)序輸出 3. 輸出邏輯宏單元輸出邏輯宏單元OLMC組態(tài)組態(tài) 輸出邏輯宏單元由對(duì)輸出邏輯宏單元由對(duì)AC1(n) 和和AC0進(jìn)行編程決定進(jìn)行編程決定PTMUX、 TSMUX、OMUX和和FMUX的輸出，共有的輸出，共有5種基本組態(tài)：種基本組態(tài)： 專用輸入組態(tài)、專用輸出組態(tài)、復(fù)合輸入專用輸入組態(tài)、專用輸出組態(tài)、復(fù)合輸入/輸出組態(tài)、寄輸出組態(tài)、寄 存器組態(tài)和寄存器組合存器組態(tài)和寄存器組合I/O組態(tài)。組態(tài)。8個(gè)宏單元可以處于相同的

50、個(gè)宏單元可以處于相同的 組態(tài)，或者有選擇地處于不同組態(tài)。組態(tài)，或者有選擇地處于不同組態(tài)。 (1) 專用輸入組態(tài)專用輸入組態(tài) ： I/O可以作為輸入端，提供可以作為輸入端，提供 給相鄰的邏輯宏單元。給相鄰的邏輯宏單元。 本級(jí)輸入信號(hào)卻來自本級(jí)輸入信號(hào)卻來自 另一相鄰宏單元。另一相鄰宏單元。 此時(shí)此時(shí)AC1(n)1，AC00， 使使TSMUX輸出為輸出為0，三態(tài)，三態(tài) 輸出緩沖器的輸出呈現(xiàn)高輸出緩沖器的輸出呈現(xiàn)高 電阻，本單元輸出功能被電阻，本單元輸出功能被 禁止。禁止。 0 1 (2) 專用輸出組態(tài)：專用輸出組態(tài)： 本單元的反饋信本單元的反饋信 號(hào)和相鄰單元的信號(hào)號(hào)和相鄰單元的信號(hào) 都被阻斷。都

51、被阻斷。 異或門的輸出不經(jīng)過異或門的輸出不經(jīng)過D觸發(fā)器，直接由處于使能觸發(fā)器，直接由處于使能 狀態(tài)的三態(tài)門輸出。狀態(tài)的三態(tài)門輸出。 通過編程，使第一通過編程，使第一 條乘積項(xiàng)經(jīng)過乘積項(xiàng)數(shù)條乘積項(xiàng)經(jīng)過乘積項(xiàng)數(shù) 據(jù)選擇器作為或門的輸據(jù)選擇器作為或門的輸 入。入。 AC1(n)0，AC00， 四路反饋數(shù)據(jù)選擇器四路反饋數(shù)據(jù)選擇器 FMUX輸出接在低電輸出接在低電 平。平。 （4）寄存器組態(tài)：當(dāng)）寄存器組態(tài)：當(dāng)AC1(n)0，AC01時(shí)，如下圖所示。時(shí)，如下圖所示。 （3）同學(xué)自學(xué)。）同學(xué)自學(xué)。 或門的輸入有或門的輸入有8個(gè)乘積項(xiàng)。個(gè)乘積項(xiàng)。 此時(shí)此時(shí)OMUX選選 中觸發(fā)器的同相輸中觸發(fā)器的同相輸 出

52、出Q端作為輸出信號(hào)。端作為輸出信號(hào)。 反饋輸入信號(hào)來自反饋輸入信號(hào)來自 D觸發(fā)器的反相端。觸發(fā)器的反相端。 OE、CLK作為輸作為輸 出緩沖器的使能信號(hào)出緩沖器的使能信號(hào) 和時(shí)鐘，為公共端。和時(shí)鐘，為公共端。 4. GAL是繼是繼PAL之后具有較高性能的之后具有較高性能的PLD，和，和PAL相比，具有以相比，具有以 下特點(diǎn)：下特點(diǎn)： 有較高的通用性和靈活性：有較高的通用性和靈活性：它的每個(gè)邏輯宏單元可以根據(jù)它的每個(gè)邏輯宏單元可以根據(jù) 需要任意組態(tài)，既可實(shí)現(xiàn)組合電路，又可實(shí)現(xiàn)時(shí)序電路。需要任意組態(tài)，既可實(shí)現(xiàn)組合電路，又可實(shí)現(xiàn)時(shí)序電路。 (2) 100可編程：可編程：GAL采用浮柵編程技術(shù)，使與陣

53、列以及邏采用浮柵編程技術(shù)，使與陣列以及邏 輯宏單元可以反復(fù)編程，當(dāng)編程或邏輯設(shè)計(jì)有錯(cuò)時(shí)，可輯宏單元可以反復(fù)編程，當(dāng)編程或邏輯設(shè)計(jì)有錯(cuò)時(shí)，可 以擦除重新編程、反復(fù)修改，直到得到正確的結(jié)果，因以擦除重新編程、反復(fù)修改，直到得到正確的結(jié)果，因 而每個(gè)芯片可而每個(gè)芯片可100編程。編程。 (3) 100%可測(cè)試：可測(cè)試：GAL的宏單元接成時(shí)序狀態(tài)，可以通過測(cè)的宏單元接成時(shí)序狀態(tài)，可以通過測(cè) 試軟件對(duì)它們的狀態(tài)進(jìn)行預(yù)置，從而可以隨意將電路置試軟件對(duì)它們的狀態(tài)進(jìn)行預(yù)置，從而可以隨意將電路置 于某一狀態(tài)，以縮短測(cè)試過程，保證電路在編程以后，于某一狀態(tài)，以縮短測(cè)試過程，保證電路在編程以后， 對(duì)編程結(jié)果對(duì)編程結(jié)

54、果100可測(cè)?？蓽y(cè)。 (4) 高性能的高性能的E2COMS工藝：工藝：GAL具有高速度、低功耗的特具有高速度、低功耗的特 點(diǎn)，并且編程數(shù)據(jù)可保存點(diǎn)，并且編程數(shù)據(jù)可保存20年以上。年以上。 正是由于這些良好的特性，使正是由于這些良好的特性，使GAL器件成為數(shù)字系統(tǒng)設(shè)器件成為數(shù)字系統(tǒng)設(shè) 計(jì)的初期理想器件。計(jì)的初期理想器件。 （二）（二）GAL器件的編程方法和應(yīng)用器件的編程方法和應(yīng)用 對(duì)對(duì)GAL編程是設(shè)計(jì)電路的最后一個(gè)環(huán)節(jié)。除了對(duì)與陣編程是設(shè)計(jì)電路的最后一個(gè)環(huán)節(jié)。除了對(duì)與陣 列編程之外，還要對(duì)邏輯宏單元進(jìn)行編程，以達(dá)到預(yù)定的輸列編程之外，還要對(duì)邏輯宏單元進(jìn)行編程，以達(dá)到預(yù)定的輸 出邏輯關(guān)系。出邏輯關(guān)

55、系。 目前目前GAL的編程方法有兩種：的編程方法有兩種： 一種是早期的一種是早期的GAL器件編程需要使用專門的編程器，器件編程需要使用專門的編程器， 將需要編程的將需要編程的GAL器件插入編程器進(jìn)行編程，然后將編程器件插入編程器進(jìn)行編程，然后將編程 后的后的GAL器件連接在電路中的系統(tǒng)。器件連接在電路中的系統(tǒng)。 另一種是新一代的另一種是新一代的GAL器件，可以脫離開編程器，直接器件，可以脫離開編程器，直接 在設(shè)計(jì)者的電路系統(tǒng)上編程。在設(shè)計(jì)者的電路系統(tǒng)上編程。 這樣應(yīng)當(dāng)具備這樣應(yīng)當(dāng)具備GAL編程的開發(fā)系統(tǒng)：編程的開發(fā)系統(tǒng)：軟件開發(fā)平臺(tái)軟件開發(fā)平臺(tái)和和硬硬 件編程設(shè)備件編程設(shè)備，而軟件平臺(tái)是不可缺

56、少的。，而軟件平臺(tái)是不可缺少的。 另一類是編譯軟件，如另一類是編譯軟件，如Synario軟件平臺(tái)，這類軟件的軟件平臺(tái)，這類軟件的 特點(diǎn)是待實(shí)現(xiàn)的邏輯電路由設(shè)計(jì)者根據(jù)軟件平臺(tái)規(guī)定的圖形特點(diǎn)是待實(shí)現(xiàn)的邏輯電路由設(shè)計(jì)者根據(jù)軟件平臺(tái)規(guī)定的圖形 輸入文件或可編程邏輯設(shè)計(jì)語言編寫的語言輸入文件進(jìn)行描輸入文件或可編程邏輯設(shè)計(jì)語言編寫的語言輸入文件進(jìn)行描 述，然后軟件平臺(tái)對(duì)設(shè)計(jì)者的電路描述進(jìn)行轉(zhuǎn)換，分析，簡(jiǎn)述，然后軟件平臺(tái)對(duì)設(shè)計(jì)者的電路描述進(jìn)行轉(zhuǎn)換，分析，簡(jiǎn) 化，模擬仿真、自動(dòng)進(jìn)行錯(cuò)誤定位等?；?，模擬仿真、自動(dòng)進(jìn)行錯(cuò)誤定位等。 GAL的開發(fā)軟件有許多種，大體上分為兩類：的開發(fā)軟件有許多種，大體上分為兩類： 一

57、類是匯編型軟件，如一類是匯編型軟件，如FM，這類軟件沒有簡(jiǎn)化功能，要，這類軟件沒有簡(jiǎn)化功能，要 求輸入文件采用最簡(jiǎn)與或式的邏輯描述方式；求輸入文件采用最簡(jiǎn)與或式的邏輯描述方式； GAL器件仍然存在著以下問題：器件仍然存在著以下問題： 時(shí)鐘必須共用；時(shí)鐘必須共用； 或的乘積項(xiàng)最多只有或的乘積項(xiàng)最多只有8個(gè)；個(gè)； GAL器件規(guī)模小，達(dá)不到單片內(nèi)集成一個(gè)數(shù)字系統(tǒng)的要求；器件規(guī)模小，達(dá)不到單片內(nèi)集成一個(gè)數(shù)字系統(tǒng)的要求； 盡管盡管GAL器件有加密的功能，但隨著解密技術(shù)的發(fā)展，對(duì)器件有加密的功能，但隨著解密技術(shù)的發(fā)展，對(duì) 于這種陣列規(guī)模小的可編程邏輯器件解密已不是難題。于這種陣列規(guī)模小的可編程邏輯器件解密

58、已不是難題。 第五節(jié)第五節(jié) 高密度可編程邏輯器件高密度可編程邏輯器件 HDPLDHDPLD原理及應(yīng)用原理及應(yīng)用 HDPLD（High Density Programmable Logic Device）在單片芯片內(nèi)可以集成成千上萬個(gè)等效門，）在單片芯片內(nèi)可以集成成千上萬個(gè)等效門， 因此在單片高密度可編程邏輯器件內(nèi)集成數(shù)字電路因此在單片高密度可編程邏輯器件內(nèi)集成數(shù)字電路 系統(tǒng)成為可能。系統(tǒng)成為可能。 HDPLD器件在結(jié)構(gòu)上仍延續(xù)器件在結(jié)構(gòu)上仍延續(xù)GAL的結(jié)構(gòu)原理，的結(jié)構(gòu)原理， 因而還是電擦寫、電編程的因而還是電擦寫、電編程的EPLD器件。器件。 一、在系統(tǒng)編程芯片一、在系統(tǒng)編程芯片EPM7128

59、SEPM7128S的基本結(jié)構(gòu)的基本結(jié)構(gòu) 在系統(tǒng)編程芯片在系統(tǒng)編程芯片EPM7128S是是Altera公司生產(chǎn)的高密度、公司生產(chǎn)的高密度、 高性能高性能CMOS可編程邏輯器件之一，下圖是可編程邏輯器件之一，下圖是PLCC封裝封裝84端子端子 的引腳圖。的引腳圖。 它有它有4個(gè)直個(gè)直 接輸入接輸入（INPUT） TMS、TDI、 TDO和和TCK是在是在 系統(tǒng)編程引腳。系統(tǒng)編程引腳。 64個(gè)個(gè) I/O引腳引腳 一、在系統(tǒng)編程芯片一、在系統(tǒng)編程芯片EPM7128SEPM7128S的基本結(jié)構(gòu)的基本結(jié)構(gòu) 下圖是下圖是EPM7128S器件結(jié)構(gòu)圖：由器件結(jié)構(gòu)圖：由8個(gè)相似的邏輯陣列塊個(gè)相似的邏輯陣列塊 （L

60、ogic Array Block，LAB）、一個(gè)可編程內(nèi)連矩陣）、一個(gè)可編程內(nèi)連矩陣 （PIA）和多個(gè)輸入）和多個(gè)輸入/輸出控制塊輸出控制塊(I/O Block)組成。組成。 8 個(gè)個(gè) 相相 似似 的的 邏邏 輯輯 陣陣 列列 塊塊 可可 編編 程程 內(nèi)內(nèi) 連連 矩矩 陣陣 P I A 輸輸 入入 / 輸輸 出出 控控 制制 塊塊 二、二、EPM7128SEPM7128S的特點(diǎn)的特點(diǎn) （一）高集成密度（一）高集成密度; （二）速度高、低功耗、抗噪聲容限較大（二）速度高、低功耗、抗噪聲容限較大; （三）在系統(tǒng)編程能力（三）在系統(tǒng)編程能力; （四）可測(cè)試性能力（四）可測(cè)試性能力; （五）線或功能（