哈工大2013年數(shù)電期末試題+答案10頁(yè)

1、得分一、選擇與填空（共9分）1函數(shù)表達(dá)式Y(jié)=，則其對(duì)偶式為（不必化簡(jiǎn)）：Y = 。2圖1-2為CMOS工藝數(shù)字邏輯電路，寫(xiě)出F的表達(dá)式：F= 。 圖1-2 圖1-33圖1-3為 （逐次逼近型、雙積分型、流水線型）A/D轉(zhuǎn)換器的轉(zhuǎn)換示意圖，轉(zhuǎn)換結(jié)果為 。4對(duì)于一個(gè)8位D/A轉(zhuǎn)換器，若最小輸出電壓增量為0.01V，當(dāng)輸入代碼為01001101時(shí)，輸出電壓uo= V，分辨率= 。5已知時(shí)鐘脈沖頻率為fcp，欲得到頻率為0.25fcp的矩形波，哪種電路一定無(wú)法實(shí)現(xiàn)該功能（ ）A四進(jìn)制計(jì)數(shù)器； B四位二進(jìn)制計(jì)數(shù)器；C單穩(wěn)態(tài)觸發(fā)器； D施密特觸發(fā)器。6用555定時(shí)器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器，在3管腳OUT端獲得

2、穩(wěn)態(tài)輸出時(shí)，電路內(nèi)部與7管腳連接的放電管VT工作在 區(qū)。A放大； B飽和； C截止7某EPROM有8條數(shù)據(jù)線，10條地址線，其存儲(chǔ)容量為 字節(jié)。得分二、簡(jiǎn)答題。1電路如圖2-1所示。，R取值合適，寫(xiě)出F的表達(dá)式（不必化簡(jiǎn)）。圖2-12卡諾圖化簡(jiǎn)：，()3在圖2-3中，用一片74LS160和一片74LS161，配合必要的邏輯門(mén)電路，構(gòu)成128進(jìn)制計(jì)數(shù)器。要求：使用置數(shù)方式，且74LS160為低位芯片，74LS161為高位芯片。圖2-3得分三、(10分)一個(gè)保險(xiǎn)箱有3個(gè)按鍵，當(dāng)3個(gè)鍵都不按下時(shí)，保險(xiǎn)箱關(guān)閉，不報(bào)警；當(dāng)只有一個(gè)按鍵按下時(shí)，保險(xiǎn)箱仍關(guān)閉，但報(bào)警；當(dāng)有2個(gè)按鍵按下時(shí)，保險(xiǎn)箱打開(kāi)，不報(bào)警；

3、當(dāng)三個(gè)按鍵同時(shí)按下時(shí)，保險(xiǎn)箱打開(kāi)，但要報(bào)警。試設(shè)計(jì)此邏輯電路。要求：輸入變量為A、B、C，按鍵按下取值為“1”，否則取值為“0”。輸出變量分別為保險(xiǎn)箱開(kāi)鎖信號(hào)X和報(bào)警信號(hào)Y，保險(xiǎn)箱打開(kāi)時(shí)X=1，關(guān)閉時(shí)X=0；報(bào)警時(shí)Y=1，不報(bào)警時(shí)Y=0。1列寫(xiě)真值表，并用輸入變量A, B, C最小項(xiàng)和的形式分別表示輸出X和Y；2在圖3(a)中，用最小項(xiàng)譯碼器74LS138和與門(mén)實(shí)現(xiàn)該邏輯電路；3在圖3(b)中，用雙4選1數(shù)據(jù)選擇器74LS153和非門(mén)實(shí)現(xiàn)該邏輯電路（要求變量A, B接入選擇變量輸入端）。 圖3(a) 圖3(b)得分四、(7分)電路如圖4所示，設(shè)電路均為T(mén)TL工藝，74LS85為四位數(shù)碼比較器。

4、其中A4和B4為高位；當(dāng)A4A3A2A1=B4B3B2B1時(shí)，YA=B=1，否則YA=B=0。 1說(shuō)明虛線框中電路作為獨(dú)立電路模塊時(shí)的功能；2若希望以Q4Q3Q2Q1作為輸出，電路構(gòu)成七進(jìn)制計(jì)數(shù)器，則I4 I3 I2 I1應(yīng)取多少？并畫(huà)出完整的狀態(tài)轉(zhuǎn)換圖，判斷電路能否自啟動(dòng)。圖4得分五、由中規(guī)模16進(jìn)制加法計(jì)數(shù)器74LS163和2/8分頻異步計(jì)數(shù)器74LS93構(gòu)成的電路如圖5所示。(11分)1給出虛線框內(nèi)電路中74LS163的輸出Qd Qc Qb Qa的完整狀態(tài)轉(zhuǎn)換表和完整狀態(tài)轉(zhuǎn)換圖，并說(shuō)明構(gòu)成幾進(jìn)制計(jì)數(shù)器；2用D觸發(fā)器和必要的門(mén)電路實(shí)現(xiàn)虛框內(nèi)的電路功能，給出驅(qū)動(dòng)方程即可，不必畫(huà)出電路圖；3若

5、圖中時(shí)鐘CP的頻率為1792Hz，計(jì)算74LS163的輸出Qd的頻率和占空比；4分別計(jì)算圖中74LS93的輸出和的頻率。圖5得分六、(12分)由2/5分頻異步計(jì)數(shù)器74LS90和存儲(chǔ)器構(gòu)成的電路如圖6(a)所示。1畫(huà)出QDQCQBQA的狀態(tài)轉(zhuǎn)換圖（畫(huà)出技術(shù)循環(huán)內(nèi)的狀態(tài)即可）；2設(shè)初始時(shí)刻QDQCQB,QA=0 0 0 0 ，給定時(shí)鐘CP，D3、D2、D1、D0的波形如圖6(b)所示。請(qǐng)用A3、A2、A1、A0的與或標(biāo)準(zhǔn)型分別表示D3、D2、D1、D0（按A3A2A1A0的順序確定最小項(xiàng)編號(hào)），并在圖6(a)中畫(huà)出ROM陣列中的存儲(chǔ)內(nèi)容。3圖6(a)中檢測(cè)電路的輸入如圖6(b)所示，D3與D2，

6、D1與D0分別為兩組方波信號(hào)，試設(shè)計(jì)該檢測(cè)電路，要求當(dāng)X接D0、Y接D1時(shí)，Z穩(wěn)定后輸出為1；當(dāng)X接D2，Y接D3時(shí)，Z穩(wěn)定后輸出為0。圖6(a)圖6(b)得分七、（6分）1下列Verilog語(yǔ)言描述的邏輯電路圖程序缺少三條語(yǔ)句，請(qǐng)根據(jù)圖7-1所示的電路圖將程序補(bǔ)充完整。（3分）module circuit1(clk, Dsr, Q, Qsr);input clk, Dsr;output Qsr;output4:1 Q;reg 4:1 Q;reg Qsr;always (posedge clk)begin 圖7-1 endendmodule 2根據(jù)下面的Verilog語(yǔ)言描述的電路功能，在圖7-2中畫(huà)出Q的波形（設(shè)起始時(shí)刻Q為高電平）。（3分） module circuit2(Q, clk, rst);input rst, clk;output Q;reg Q;always (negdge clk)begin if(rst)Q=0;else Q=Q;endendmodule圖7-2得分