基于FPGA的七段數(shù)碼管顯示設(shè)計(jì)

1、 成 績(jī)批閱教師日 期 FPGA設(shè)計(jì)報(bào)告課程名稱(chēng) FPGA 應(yīng)用技術(shù) 專(zhuān)業(yè)班級(jí) 電信1012 學(xué) 號(hào) 2010118504151 學(xué)生姓名 劉 勇 任課教師 葉 哲 江 2013 年 11 月 1 日 目錄一 設(shè)計(jì)原理1二 設(shè)計(jì)目的1（1） 熟悉ISE9.1開(kāi)發(fā)環(huán)境，掌握實(shí)驗(yàn)流程1（2） 熟悉SEED-XDTK XUPV2Pro實(shí)驗(yàn)環(huán)境1（3） 熟悉用ChipScope觀測(cè)信號(hào)1（4） 了解Verilog HDL語(yǔ)言在FPGA中的使用1（5） 了解七段數(shù)碼管顯示譯碼器硬件語(yǔ)言實(shí)現(xiàn)1三 設(shè)計(jì)內(nèi)容1（1）根據(jù)設(shè)計(jì)流程將實(shí)驗(yàn)在軟件和開(kāi)發(fā)板上通過(guò)，進(jìn)行仿真1（2）用ChipScope進(jìn)行觀測(cè)信號(hào)1四

2、設(shè)計(jì)準(zhǔn)備1（1通過(guò)USB下載電纜將計(jì)算機(jī)USB口及XUPV2Pro板的J8連接好1（2）啟動(dòng)計(jì)算機(jī)后，將XUPV2Pro實(shí)驗(yàn)箱電源打開(kāi)1五 設(shè)計(jì)框圖1（1）設(shè)計(jì)輸入代碼2（2）功能仿真2（3）設(shè)計(jì)實(shí)現(xiàn)后下載碼流3（4）用ChipScope觀測(cè)信號(hào)3（5）ChipScope工作的流程31）用核生成法啟動(dòng)ChipScope pro core generato32）例化ICON核、ILA核和VIO核33）引腳約束44）進(jìn)行綜合、下載。45）啟動(dòng)ChipScope Analyzer進(jìn)行觀測(cè)5六 設(shè)計(jì)結(jié)果5（1）仿真結(jié)果5（2）程序下載5（3）用ChipScope觀測(cè)實(shí)驗(yàn)，VIO核實(shí)時(shí)控制6七 設(shè)計(jì)分析

3、7附連接例化后的代碼8一 設(shè)計(jì)原理七段數(shù)碼管的各數(shù)碼段分布及排序如圖1.1所示，每個(gè)數(shù)碼段通過(guò)限流電阻和譯碼開(kāi)關(guān)(譯碼開(kāi)關(guān)泛指能起到開(kāi)關(guān)作用的器件，如三級(jí)管、集成電路、普通開(kāi)關(guān)、接插件)相互并聯(lián)，然后與電源聯(lián)接，由譯碼開(kāi)關(guān)譯碼，譯碼開(kāi)關(guān)導(dǎo)通，表示與該譯碼開(kāi)關(guān)相聯(lián)的數(shù)碼段顯示；譯碼開(kāi)關(guān)關(guān)斷，表示與該譯碼開(kāi)關(guān)相聯(lián)的數(shù)碼段不顯示，數(shù)碼段不同的顯示組合，就可顯示“09”10個(gè)阿拉伯?dāng)?shù)字。 圖 1.1二 設(shè)計(jì)目的（1） 熟悉ISE9.1開(kāi)發(fā)環(huán)境，掌握實(shí)驗(yàn)流程。（2） 熟悉SEED-XDTK XUPV2Pro實(shí)驗(yàn)環(huán)境。（3） 熟悉用ChipScope觀測(cè)信號(hào)。（4） 了解Verilog HDL語(yǔ)言在FPG

4、A中的使用。（5） 了解七段數(shù)碼管顯示譯碼器硬件語(yǔ)言實(shí)現(xiàn)。三 設(shè)計(jì)內(nèi)容（1）根據(jù)設(shè)計(jì)流程將實(shí)驗(yàn)在軟件和開(kāi)發(fā)板上通過(guò)，進(jìn)行仿真。（2）用ChipScope進(jìn)行觀測(cè)信號(hào)。四 設(shè)計(jì)準(zhǔn)備（1） 通過(guò)USB下載電纜將計(jì)算機(jī)USB口及XUPV2Pro板的J8連接好。（2）啟動(dòng)計(jì)算機(jī)后，將XUPV2Pro實(shí)驗(yàn)箱電源打開(kāi)。觀察XUPV2Pro板上的+2.5V, +3.3V, +1.5V的電源指示燈是否均亮，若有不亮的，請(qǐng)斷開(kāi)電源，檢查電源。 五 設(shè)計(jì)框圖譯碼器設(shè)計(jì)流程如圖1.2所示。 圖 1.2（1）設(shè)計(jì)輸入代碼（2）功能仿真在ISE9.1軟件中輸入七段數(shù)碼管的Verilog語(yǔ)言代碼，由Test Bench

5、WaveForm添加激勵(lì)源，進(jìn)入測(cè)試波形編輯窗口，對(duì)輸入信號(hào)D3, D2, D1, D0進(jìn)行編輯，這里依次取D3D2D1D0為0000, 0001, 0010, 0011，一直到1000，即對(duì)應(yīng)十進(jìn)制數(shù)的08，也可以隨便取值，這里只是為了方便觀察輸出結(jié)果，圖形如圖1.3所示。 圖 1.3功能仿真波形如圖1.4所示。 圖 1.4分析功能仿真波形，可以看出輸出對(duì)應(yīng)的是0, 1, 2, 3, 4, 5, 6, 7, 8，說(shuō)明輸出結(jié)果與輸入對(duì)應(yīng)的是一致的，仿真結(jié)果正確。功能仿真之后進(jìn)行綜合，觀察如圖1.5所示的RTC視圖。 圖 1.5（3）設(shè)計(jì)實(shí)現(xiàn)后下載碼流，將生成的decode4_7.bit文件下載

6、到板卡上，如圖1.6所示。 圖 1.6（4）用ChipScope觀測(cè)信號(hào)。（5）ChipScope工作的流程。1）用核生成法啟動(dòng)ChipScope pro core generator，如圖1.7所示。 圖 1.72）例化ICON核、ILA核和VIO核，例化后的實(shí)驗(yàn)代碼如圖1.8所示。 圖 1.83）引腳約束 在進(jìn)行此實(shí)驗(yàn)時(shí)，只需要對(duì)時(shí)鐘信號(hào)進(jìn)行約束，如圖1.9所示。 圖 1.94）進(jìn)行綜合、下載。5）啟動(dòng)ChipScope Analyzer進(jìn)行觀測(cè)，如圖1.10所示。 圖 1.10六 設(shè)計(jì)結(jié)果（1）仿真結(jié)果如圖1.11所示，可以看出當(dāng)輸入是0, 1, 2, 3, 4, 5, 6, 7, 8,

7、 9時(shí)輸出對(duì)應(yīng)的變化，仿真結(jié)果正確。 圖 1.11（2）將程序下載到FPGA中后，運(yùn)行正常，下載界面如圖1.12所示。 圖1.12下載成功后如圖1.13所示。 圖 1.13（3）用ChipScope觀測(cè)實(shí)驗(yàn)，VIO核實(shí)時(shí)控制。 當(dāng)輸入0111時(shí)，顯示1110000； 當(dāng)輸入0011時(shí)，顯示1111001。顯示正確，如圖1.14所示。 圖 1.15七 設(shè)計(jì)分析本實(shí)驗(yàn)的關(guān)鍵和難點(diǎn)是用ChipScope觀測(cè)信號(hào)，在用ChipScope觀測(cè)前要進(jìn)行一些設(shè)置。由于實(shí)驗(yàn)代碼中沒(méi)有時(shí)鐘信號(hào)，觀測(cè)前要在代碼中加入時(shí)鐘信號(hào)clk，要進(jìn)行例化ICON核、ILA核和VIO核，還要設(shè)置信號(hào)的連接。連接例化的原理如圖1

8、.16所示。 圖 1.16ICON核是綜合控制器內(nèi)核，ILA核是邏輯分析內(nèi)核，VIO核是虛擬輸入輸出核。將ILA模塊與所要檢測(cè)的信號(hào)相連，信號(hào)進(jìn)入ILA模塊后，首先與匹配單元進(jìn)行匹配，觸發(fā)條件和存儲(chǔ)限制條件是關(guān)于匹配單元的布爾組合，當(dāng)觸發(fā)條件和存儲(chǔ)限制條件滿足時(shí)，數(shù)據(jù)捕獲控制器將控制數(shù)據(jù)捕獲存儲(chǔ)器執(zhí)行數(shù)據(jù)捕獲的任務(wù)，然后將捕獲到的信號(hào)通過(guò)ICON模塊和JTAG端口上傳上來(lái)。在設(shè)計(jì)中，所有的ChipScope內(nèi)核都通過(guò)JTAG下載電纜用JTAG邊界掃描端口與主機(jī)相連，ICON內(nèi)核可以提供FPGA的JTAG邊界掃描口和ILA之間的數(shù)據(jù)通道。ILA內(nèi)核例化成邏輯分析模塊，用來(lái)監(jiān)視設(shè)計(jì)中的任何信號(hào)。因

9、為ILA內(nèi)核與所監(jiān)視的設(shè)計(jì)是同步的，所有用于設(shè)計(jì)的約束都可用于ILA內(nèi)核中的器件。VIO核是一個(gè)用戶化的核，能夠用來(lái)實(shí)時(shí)地監(jiān)視和驅(qū)動(dòng)內(nèi)部的FPGA信號(hào)，而且它不像ILA等核，對(duì)片上和片下的RAM沒(méi)有要求。連接例化后的代碼如下：module decode 4_7(decodeout,clk);Output 6:0 decodeout;input clk;Reg 6:0 decodeout;Wire 3:0 indec;Wire 35:0 control0;Wire 35:0 control1;Wire 35:0 control1;Wire clk;Wire 31:0 date;Wire 1:0

10、trig0;Wire 1:0 trig1;Wire 6:0 async_in;Wire 3:0 async_out;Assign trig0=indec 1:0;Assign trig1=indec 3:2;Assign async_in=decodeout;Assign indec=async_out;Always (indec)BeginCase(indec)/用case語(yǔ)句進(jìn)行譯碼4d0:decodeout=7b1111110;4d1:decodeout=7b0110000;4d2:decodeout=7b1101101;4d3:decodeout=7b1111001;4d4:decod

11、eout=7b0110011;4d5:decodeout=7b1011011;4d6:decodeout=7b1011111;4d7:decodeout=7b1111011;Default:decodeout=7bx;EndcaseEndIcon i_icon ( .control0(control0), .control1(control1) );Ila i_ila ( .control0(control0), .clk(clk), .date(date), .trig0(trig0), .trig1(trig0) );Vio i_vio ( .control0(control0), .async_in(async_in), .async_out(async_out);EndmoduleModule icon ( control0, Control1 ); Out 35:0 control0; Out 35:0 control1;EndmoduleModule ila ( control0, Clk, Date, trig0, Trig1 );Input 35:0 contr